EDA课程设计—数字跑表.docVIP

第一章 引言 数字电子技术的应用一直在向着广度和深度扩展。时至今日,“数字化”的浪潮几乎席卷了电子技术应用的一切领域。由于电子产品的更新周期日益缩短,新产品开发速度日益加快,因而对电子设计自动化(EDA)提出了更高的要求,也有力地促进了EDA技术的发展和普及。 在数字集成电路方面,电路的集成度如摩尔定律(Moore’s Law)所预言的那样，以每1-2年翻一番的速度增长，使电路的复杂程度越来越高、规模越来越大。同时，在基本技能方面，对使用EDA工具的能力也提出了更高的要求。因此，学好EDA课程设计至关重要。 第二章 设计说明 1.器件介绍-集成十进制加法计数器74160 集成同步十进制加法计数器74160。图2-1给出了74160的引脚排列图和逻辑符号图。除了具有十进制加法计数功能外，还具有异步复位、同步预置数和计数状态保持、对输入的时钟信号进行分频等功能。CLRN为异步复位端,LDN为预置数控制端,A-D为预置状态输入端,RCO为进位输出端,ENT和ENP为工作状态控制端(双使能端)。 型号 时钟方式 触发方式 进制数 计数方式 复位方式 置数方式 进借位方式 使能方式 74160 同步 上升沿 10 加法 异步 0 有效 同步 0 有效 有 双使能 1 有效 图2-1 74160逻辑符号图 表2-1 74160功能特性 表2-2是74160的功能表,它给出了各种控制信号作用下计数器的工作状态,具体如下。 序号 CLK CLRN LDN ENP ENT 工作状态 1 × 0 × × × 复位 2 ↑ 1 0 × × 预置数 3 ↑ 1 1 1 1 正常计数 4 × 1 1 × 0 保持,且C=0 5 × 1 1 0 1 保持 表2-2 74160的功能表 ⑴当CLRN=0时,无论其他功能端为何状态,计数器都将复位,有QD～QA=0000(注:QD为状态端最高位)。 ⑵当CLRN=1、LDN=0时,计数器处于预置数状态。在出现此情况后的第一个CLK上升沿,将预置输入端加载的数据送入计数器,即有QD～QA=D～A(注:D为置入端最高位)。 ⑶只有当CLRN=LDN=1,并且ENP=ENT=1时,计数器才能进行正常的计数工作。在每个CLK的上升沿,计数值加一。 ⑷当CLRN=LDN=1,并且ENP任意,ENT=0时,计数器处于保持状态,但进位信号RCO=0。 ⑸当CLRN=LDN=1并且ENP=0、ENT=1时,计数器处于保持状态,此时进位信号RCO取决于所保持的计数状态值。 2.模块介绍 ①一百进制加法计数器 采用串行进位将两片74160级联成一百进制计数器。以低位片的进位输出作为高位片的时钟信号。如图2-2所示,两片74160采用串行进位方式连接。以第一片的进位输出信号RCO通过反相器后连接到第二片的时钟端上。这样每计入10个脉冲,第一片的进位输出信号RCO输出一个正脉冲,反相后变为负脉冲,其上升沿正好对应第十个脉冲,第二片数值增加一。 图2-2 一百进制加法计数器 ②六十进制加法计数器 利用整体置零法将两片74160接成六十进制计数器。如图2-3所示,首先采用并行进位法将两片74160级联,构成一百进制计数器,然后将一个四输入与非门的四个输入端分别连接第一片74160的QD、QA端和第二片74160的QC、QA端,输出端同时连接两片74160的同步预置数控制端LND。计数器起点状态为0,当计入第五十九个脉冲后,即第一片74160的值为九,和第二片74160的值为五时,与非门输出低电平,两个LND=0。这样,当第六十个脉冲输入时,两片计数器被同时置零,完成一个计数循环。 ③分频器 74160 十进制加法计数器完成一个工作循环需要输入十个脉冲,分别对应十个状态。这些状态按照四位二进制数值递增的顺序进行变化,即加法计数。如图2-4,如果设CLK周期为T,则QD输出的波形周期为10T。从频率角度考虑, 如果设CLK频率为f,则QD输出的脉冲波形频率为1/10f。由此看出计数器具有对输入的时钟信号进行分频的功能,可作为分频器使用。QD为对时钟信号的10分频。 图2-3 六十进制加法计数器 图2-4 分频器 3.数字跑表总电路图 如图2-5,一百进制计数器作为数字跑表的百分秒位。与一百进制计数器输出端相连的六十进制