《FPGA设计实验》考试题目.doc

FPGA设计实验考试题目（开卷） 要求：以下题目除特别说明外，均必须通过硬件测试（即下载至开发板验证），并编写好Test Bench，通过ModelSim仿真,给出其源程序（关键语句必须解释语句含义）、功能仿真图、RTL图（主要图形说明其功能）或状态机图。其中现场操作50分。总分100分。 设计一个多位数据比较器（测试时以3位为例） 设计一个投票表决器（测试时以5人为例） 将开发板上的50MHZ时钟分频为秒脉冲时钟信号 module?fenp(clk_out,clk_in,reset);?output?clk_out;?input?clk_in;?input?reset;?reg?[1:0]?cnt;?reg?clk_out; lways@(posedge?clk_in?or?posedge?reset)?begin??if(reset)??begin?cnt=0;?clk_out=0;?end?else??begin? if(cnt=?begin?? clk_out=!clk_out;?cnt=0;?end?else?cnt=cnt+1;?end?end?endmodule? 系统时钟为50MHz，用Verilog代码怎样将其分频至1/100s module S20 (clk,rst,clk_out);input clk,rst;output clk_out;reg clk_out;reg [4:0] count1;always@( posedge clk or negedge rst) if ( !rst )begin count1 = 0; clk_out= 0;endelse begin if (count1 20) begin count1 = count1+1; if (count1=10) clk_out =1; else clk_out =0; end else count1 =0; end endmodule 设计一个分频器，要求：占空比为50%的任意奇数次5分频电路。 module?div_5?(?clkin,clkout?);?? input?clkin;??output?clkout;??? reg?[2:0]?step1,?step2;?? always?@(posedge?clkin?)????begin??? case?(step1)??? 3b000:?step1=3b001;??3b001:?step1=3b011;??3b011:?step1=3b100;??3b100:?step1=3b010;??3b010:?step1=3b000;??default:step1=3b000;??endcase??end??? always?@(negedge?clkin?)???begin??? case?(step2)??? 3b000:?step2=3b001;???3b001:?step2=3b011;??3b011:?step2=3b100;??3b100:?step2=3b010;??3b010: step2=3b000;??default:step2=3b000;牋 eendcase??end?assign?clkout=step1[0]|step2[0];??endmodule???? 测试模块：? `timescale?1?ps/?1?ps?module?div_5_vlg_tst();?reg?eachvec;? reg?clkin;????????????????????????wire?clkout;???????????????????????div_5?i1?(?????.clkin(clkin),??.clkout(clkout)?);initial? ?begin? clkin=0;? forever?#5?clkin=~clkin;?end? assign?step1=i1.step1[0];?assign?step2=i1.step2[0];?endmodule 设计一个2.5次分频器。 module?divn5?(CLK,?PREL,?NCLK);????input?CLK;?????input[2:0]?PREL;?????output?NCLK;?wire?NCLK;????reg[2:0]?COUNTER;?????reg?SIG_CLK;?????wire?LCLK;?????reg?PCLK;?? ???assign?LCLK?=?CLK?^?PCLK?????always?@(posedge