第6章时序逻辑电路设计范例.ppt

第5章 时序电路的VHDL设计 5.1 基本D触发器的设计 5.2 JK触发器 5.3 带异步复位/置位端的使能T触发器 5.4 基本计数器的设计 5.5 同步清零的计数器 5.6 同步清零的可逆计数器 5.7 同步预置数的计数器 5.8 带进制的计数器 5.9 基本移位寄存器的设计 5.10 同步预置数串行输出移位寄存器 5.11 循环移位寄存器 5.12 6位双向移位寄存器 5.13 有限状态机的设计 习题 5.1 基本D触发器的设计 时序逻辑电路的输出不但和当前输入有关，还与系统的原先状态有关，即时序电路的当前输出由输入变量与电路原先的状态共同决定。为达到这一目的，时序逻辑电路从某一状态进入下一状态时，必须首先设法“记住”原先的状态。作为时序逻辑电路的基本特征，时序逻辑电路应具有“记忆”功能。触发器是时序电路最常用的记忆元件。本章将首先介绍常用触发器的设计方法，然后介绍常用的时序电路：计数器、寄存器、移位寄存器、状态机等。 任何时序逻辑电路都是以时钟信号为驱动信号的，时序电路通常在时钟信号的边沿到来时才发生状态变化。因此，设计时序逻辑电路时，必须要重视时钟信号。VHDL程序描述时钟有两种基本形式，即将时钟放入进程的敏感信号表和用WAIT语句描述时钟。