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大规模数字集成电路设计第三章构造体的三种描述方式 本章要点 进一步认识构造体在VHDL中的作用。 构造体的三种描述方式： 行为描述 RTL描述 结构描述 深入理解三种描述各自的特点。 3.1综合(Synthesis)  逻辑综合(Logic Synthesis),是EDA设计一个重要内容，它是一个把高层次的与工艺无关的描述转换为一个低层次的与特定工艺相关的逻辑电路的过程。 c = a + b； z = x * y； t = c + x； out = t + u； (a) 描述 (b) 直接实现 a b x y b y c z t u out + + + * * Synthesis optimization 布尔代数优化→优化的逻辑电路 3.2 VHDL 构造体的描述方式 行为（ Behavioral）描述方式 （一般不可综合） 寄存器传输（RTL）或数据流 （Data-Flow）描述方式（可综合） 结构化（Structural）描述方式 （可综合） 多层次的设计 直接用门电路单元搭建 u1 半加器 half_adder u2 半加器 half_adder u3 或门 ?or_gate x y cin a b sum cout c 3.2