VHDL和Verilog語言的设计方法.docxVIP

第 五 节 ispDesignEXPERT 系 统 中 VHDL 和 Verilog 语 言 的 设 计 方 法 除 了 支 持 原 理 图 和 ABEL-HDL 语 言 输 入 外，商 业 版 的 ispDesignEXPERT 系 统 中 提 供 了 VHDL 和 Verilog 语 言 的 设 计 人 口。 用 户 的 VHDL 或 Verilog 设 计 可 以 经 ispDesignEXPERT 系 统 提 供 的 综 合 器 进 行 编 译 综 合， 生 成 EDIF 格 式 的 网 表 文 件， 然 后 可 进 行 逻 辑 或 时 序 仿 真， 最 后 进 行 适 配， 生 成 可 下 载 的 JEDEC 文 件。 VHDL 设 计 输 入 的 操 作 步 骤 在 ispDesignEXPERT System Project Navigator 主 窗 口 中， 按 File=New Project 菜 单 建 立 一 个 新 的 工 程 文 件， 此 时 会 弹 出 如 下 图 所 示 的 对 话 框。 请 注 意： 在 该 对 话 框 中 的 Project Type 栏 中， 必 须 根 据 您 的 设 计 类 型 选 择 相 应 的 工 程 文 件 的 类 型。 本 例 中， 选 择 VHDL 类 型。 若 是 Verilog 设 计 输 入， 则 选 择 Verilog HDL 类 型。 将 该 工 程 文 件 存 盘 为 demo.syn。 在 ispDesignEXPERT System Project Navigator 主 窗 口 中， 选 择 Source=New 菜 单。 在 弹 出 的 New Source 对 话 框 中， 选 择 VHDL Module 类 型。 此 时， 软 件 会 产 生 一 个 如 下 图 所 示 的 New VHDL Source 对 话 框： 在 对 话 框 的 各 栏 中， 分 别 填 入 如 上 图 所 示 的 信 息。 按 OK 钮 后， 进 入 文 本 编 辑 器 - Text Editor 编 辑 VHDL 文 件。 在 Text Editor 中 输 入 如 下 的 VHDL 设 计， 并 存 盘。 library ieee; use ieee.std_logic_1164.all; entity demo is port ( A, B, C, D, CK: in std_logic; OUTP: out std_logic); end demo; architecture demo_architecture of demo is signal INP: std_logic; begin Process (INP, CK) begin if (rising_edge(CK)) then OUTP = INP; end if; end process; INP = (A and B) or (C and D); end demo_architecture; 此 VHDL 设 计 所 描 述 的 电 路 与 本 教 材 第 二 节 所 输 入 的 原 理 图 相 同， 只 不 过 将 输 出 端 口 OUT 改 名 为 OUTP ( 因 为 OUT 为 VHDL 语 言 保 留 字)。 此 时， 在 ispDesignEXPERT System Project Navigator 主 窗 口 左 侧 的 源 程 序 区 中，demo.vhd 文 件 被 自 动 调 入。 单 击 源 程 序 区 中 的 ispLSI1032E-125LT100 栏， 此 时 的 ispDesignEXPERT System Project Navigator 主 窗 口 如 下 图 所 示： 选 择 菜 单 Tools=Synplicity Synplify Synthesis产 生 如 下 窗 口。 选 Add 调 入 demo.vhd ， 然 后 对 demo.vhd 文 件 进 行 编 译、 综 合。 若 整 个 编 译、 综 合 过 程 无 错 误， 该 窗 口 在 综 合 过 程 结 束 时 会 自 动 关 闭。 若 在 此 过 程 中 出 错， 双 击 上 述 Synplify 窗 口 中 Source Files 栏 中 的 demo.vhd 文 件 进 行 修 改 并 存 盘， 然 后 按 RUN 钮 重 新 编 译。 在 通 过 VHDL 综 合 过 程 后， 可 对 设 计 进 行 功 能 和 时 序 仿 真。 在 ispDesignEXPERT S