第十一讲存储器与CPU的连接20061128(星期二).pptVIP

第十一讲存储器与CPU的连接2006.11.28（星期二） 主要内容： 存储器芯片与CPU的连接 2、存储器芯片与CPU的连接方式。 存储器芯片与CPU的连接方式。 是指与CPU总线相关的信号线的连接。 控制总线由芯片类型决定，只能随芯片一块讨论。 (1) 根据CPU外部数据总线的位数确定主存结构 (2) 根据CPU外部地址总线的位数与存储器的容量 确定主存储器芯片连接原则 （3） 8位数据总线CPU与存储器接口 (1) 根据CPU外部数据总线的位数确定主存结构 ? 读写存储器RAM ? 只读存储器ROM 以EPROM 27256(32K?8)为例加以说明。 存储器与CPU的连接 （3）8位数据总线CPU与存储器接口 8088/80188CPU的数据总线是8位。 在最小方式下，与存储器的接口要考虑三方面问题： 数据总线可以直连； 必须对地址总线进行译码以选择存储单元； 必须使用8088、80188提供的 、 、IO/ 控制信号去控制存储器系统。 最大模式与最小模式主要区别在于： IO/ 与 形成 ； IO/ 与 产生 ； 、 信号均由8288总线控制器产生。 8088与EPROM 2732接口 8088与EPROM 2732接口如下图所示， 由图可见， 8片2732组成32K×8bit的8088 EPROM物理地址空间，译码器寻址范围为0F8000H~ 0FFFFFH，构成内存高32KB存储空间。 对于PC系统机， 0FFFF0H是8088的冷启动（COLD-START）地址，并且在该处安排一条JMP指令，该指令转到0F8000H，继续执行程序。 同时还注意到了，图中的 和IO/ 信号， 2732存取时间固定为450ns， 8088在5MHz时钟下允许存储器存取时间为460ns， 译码器需12ns，所以存储器在460ns以内完成存取操作是不可能的，为此增加了与非门，产生一个启动译码器信号，同时将此信号送给CPU作为等待状态发生器。一个等待状态为200ns（1个时钟周期），660ns对于存取450ns存储器就宽余了。 静态RAM Intel 6116、6264 例：用8K×8位存储器芯片组成8K×16位存储器系统。 问题思考 一般CPU外部数据总线8位用单体结构， CPU外部数据总线16位用双体结构， CPU外部数据总线32位用四体结构的原则。 作业： 4.14，4.17 5.8， 5.15，5.18，5.24 * 以静态RAM(SRAM) 6264芯片（8K ? 8位/片）为例加以说明。 ? 读写存储器RAM（ 6116芯片 ） A12 ~A0 I/O0 ~I/O7 6264 写使能WE 输出使能OE 片选CS 6264存储芯片为8K ? 8位,8088 CPU数据总线是8位的, 8K容量的存储器用一片6264实现。 ①引脚图如下 复用总线结构数据与地址分时共用一组总线。 CPU AD0～n ALE R/W D0～n A0～n R/W 存储器 Di Qi G 地址 锁存器 ALE 地址 锁存 地址 锁存 地址 输出 数据 有效 地址 输出 数据 有效 AD0～n 数据 采样 数据 采样 R/W ? 只读存储器ROM（ 2716） 2716存储芯片为2K ? 8位的,8088 CPU数据总线是8位的，2K容量的存储器用一片2716实现。 ① 其引脚图如下: 2716 A10 ~A0 D7 ~D0 OE CE/ PGM VCC=5V VPP { 使用5V 编程+25V (2) 根据CPU外部地址总线的位数与 存储器的容量确定主存储器芯片连接原则 确定好电路结构后，存储器芯片选择应尽量选用容量相同的芯片。 连接原则： 芯片的地址线与CPU的低地址总线相连，以确定存储器片内地址， 剩下的高位地址通过译码产生片选控制信号。 ①根据系统对存储器分配情况可以选择不同的译码方式： 线选 全译码 ②常用的译码器有以下三种 与非门译码器 3－8译码器（74LS138） PLD可编程译码器 ① 译码方式 不完全译码 （地址有重叠区） PC总线 A12~A0 8K?8 CS CS CS A13 A14 A15 I II III 1100，