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PLL配置 PLL configuration 时钟信号控制器提供了高度的灵活性，在外部晶体或振荡器运行在最高频率的核和外设的选择应用上，并保证为特定的外设提供适当的频率，如以太网，USB OTG FS和HS，I2S和SDIO。 几个预分频器用于配置在AHB频率，高速APB（APB2）和低速APB（APB1）域。 AHB域的最大频率为120 MHz，高速APB2域所允许的最大频率为60兆赫。低速APB1域所允许的最大频率为30兆赫 所有外设时钟来源于系统时钟（SYSCLK），除了： ● USB OTG FS时钟（48兆赫），随机模拟生成器（RNG）时钟（≤48兆赫）和SDIO时钟（≤48兆赫），它们来自锁相环的一个特定的输出（PLL48CLK）。 ● I2S 时钟 ● USB OTG HS（60兆赫）的时钟，它从外部PHY提供 ● 以太网MAC时钟 AHB时钟8分频后提供给核系统定时器(SysTick)，核系统定时器可以以此时钟工作，也可以以Cortex时钟(HCLK) 工作，在SysTick控制和状态寄存器中配置。 定时器的时钟频率由硬件自动设置。有两种情况： ● 如果APB预分频器为1，定时器的时钟频率被设置为与之相连的APB相同的频率。 ● 否则，APB预分频器不为1，定时器的时钟频率就为两倍（×2）的APB的频率。 在STM32F2xx器件有两个PLL： ● 主锁相环（PLL）时钟由HSE或HSI振荡器提供，具有两个不同的输出时钟： 第一输出用于产生高速系统时钟（高达120MHz） 第二输出，用于产生时钟的USB OTG FS（48兆赫），随机模拟发生器（≤48兆赫）和SDIO（≤48兆赫）。 ●专用PLL（PLLI2S）用于产生一个精确的时钟来实现I2S接口的高品质音频性能 因为主PLL配置参数一旦使能就不能改变，建议使能之前配置PLL参数(选择HSI或HSE振荡器作为PLL时钟源之前配置的PLL和分频的结构因素M，N，P和Q)。 PLLI2S使用相同的输入时钟作为PLL(PLLM[5:0]和PLLSRC是两个PLL共用的)。 然而，PLLI2S有专门的启用/禁用以及分频因子（N和R）配置位。一旦PLLI2S被使能，配置参数不能 改变。 进入停止模式和待机模式时，两个PLL是由硬件禁用，或当HSE出现故障时，HSE或PLL（由HSE时钟）作为系统时钟。 RCC PLL配置寄存器（RCC_PLLCFGR）和RCC时钟配置寄存器（RCC_CFGR）分别被用于配置PLL和PLLI2S， 5.2.6 系统时钟（SYSCLK）选择 系统复位后，HSI振荡器作为系统时钟。当一个时钟源被直接或通过PLL作为系统时钟使用时，它不可能停止。 只有当目标时钟源准备就绪（时钟启动延时或PLL锁定后）才能从一个时钟源切换到另一个时钟源。如果一个选择的时钟源没有准备好，当时钟源准备好时该切换发生。RCC时钟控制寄存器（RCC_CR）状态位指示哪个（哪些）时钟准备就绪，哪个时钟是当前使用的系统时钟。 5.3 RCC寄存器 请参见第1.1节46页的寄存器描述中使用的缩写列表。 5.3.1 RCC时钟控制寄存器（RCC_CR） 地址偏移量为0x00 复位值：0x0000 XX83，其中X是不确定的。 访问：无等待状态，字，半字和字节访问 Bits 31:28 保留，读出为0 Bit 27 PLLI2SRDY: PLLI2S时钟就绪标志 由硬件设置以指示该PLLI2S被锁定。 0：PLLI2S解锁 1：PLLI2S锁定 Bit 26 PLLI2SON: PLLI2S 使能 由软件置位和清零，以使能PLLI2S。 0：PLLI2S关闭 1：PLLI2S打开 Bit 25 PLLRDY: 主PLL（锁相环）时钟就绪标志 由硬件设置，指示PLL锁定。 0：PLL解锁 1: PLL 锁定 Bit 24 PLLON: 主PLL（锁相环），使能 由软件置位和清零，以使能主PLL 进入停机或待机模式时由硬件清零。如果PLL时钟作为系统时钟该位不能复位。 0：PLL关闭 1：PLL开启 Bits 23:20 保留，读出为0 Bit 19 CSSON: 时钟安全系统启用 由软件置位和清零，以使能时钟安全系统，当CSSON被置1时，当HSE振荡器就绪，时钟检测器是通过硬件使能，如果检测到振荡器故障时由硬件禁用。 0：时钟安全系统关闭（时钟检测OFF） 1：时钟安全系统上（时钟探测器上，如果HSE振荡器稳定，OFF如果不是