基于FPGA的8位加法器技術.docVIP

PAGE3 / NUMPAGES17 大连理工大学 基于FPGA的8位加法器设计 学 院（系）： 软件学院 专 业： 软件工程 姓 名： 学 号： 姓 名： 学 号： 指 导 教 师： 评 阅 教 师： 完 成 日 期： 2014/6/12 大连理工大学 Dalian University of Technology 摘 要 加法器是数字系统中的基本逻辑器件，可以直接实现加法操作，同时，也可通过组合构成实现减法器和硬件乘法器。加法器可随着是否有低位输入简单分为半加器和全加器。而多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。 而当今社会的FPGA也已经表现出了很大的性能潜力。它们支持深度可变的流水线结构，并且提供大量的并行计算资源，仅仅一个时钟周期内就可以完成非常复杂的功能，其中VHDL语言更是大放异彩，所以利用VHDL语言研究基于FPGA的加法器的实现对于电子硬件设计及其的理论发展的认识和理解具有重要意义，之后再利用ModelSim进行功能仿真波形截图与理论验证，在这些过程中让我们对FPGA有了更深刻的认识和全面的学习。 关键词： FPGA；加法器；VHDL语言；ModelSim ； 目录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc390633277 摘 要 PAGEREF _Toc390633277 \h 2 HYPERLINK \l _Toc390633278 设计原理 PAGEREF _Toc390633278 \h 4 HYPERLINK \l _Toc390633279 实现框图 PAGEREF _Toc390633279 \h 4 HYPERLINK \l _Toc390633280 2.1四位加法器的实现框图 PAGEREF _Toc390633280 \h 4 HYPERLINK \l _Toc390633281 2.2减小运算的延迟 PAGEREF _Toc390633281 \h 5 HYPERLINK \l _Toc390633282 2.3八加法器的实现框图 PAGEREF _Toc390633282 \h 6 HYPERLINK \l _Toc390633283 设计过程 PAGEREF _Toc390633283 \h 6 HYPERLINK \l _Toc390633284 3.1??设计思路 PAGEREF _Toc390633284 \h 6 HYPERLINK \l _Toc390633285 3.2??四位二进制并行加法器的设计 PAGEREF _Toc390633285 \h 6 HYPERLINK \l _Toc390633286 3.3??四位并行加法器波形 PAGEREF _Toc390633286 \h 7 HYPERLINK \l _Toc390633287 转换显示模块的设计 PAGEREF _Toc390633287 \h 8 HYPERLINK \l _Toc390633288 4.1二进制转换成十进制并显示 PAGEREF _Toc390633288 \h 8 HYPERLINK \l _Toc390633289 4.2二进制转十进制显示模块波形 PAGEREF _Toc390633289 \h 10 HYPERLINK \l _Toc390633290 动态显示模块的设计 PAGEREF _Toc390633290 \h 10 HYPERLINK \l _Toc390633291 5.1动态显示的模块的实现 PAGEREF _Toc390633291 \h 10 HYPERLINK \l _Toc390633292 5.2动态显示模块波形 PAGEREF _Toc390633292 \h 11 HYPERLINK \l _Toc390633293 八位加法器的设计 PAGEREF _Toc390633293 \h 12 HYPERLINK \l _Toc390633294 6.1四位加