基于FPGA的PWM與定时计数器IP核的设计.docVIP

基于FPGA的PWM与定时计数器IP核的设计 前言 PWM是脉冲宽度调制（Pulse Width Modulation）的简称，在自动控制系统和计算机技术领域都有非常广泛的应用。在许多硬核式的嵌入式CPU中都有PWM和定时计数器模块的I/O口供用户使用，在交流检测、电机控制等实际应用系统中，PWM是整个系统的技术核心，在嵌入式操作系统中定时计数器也是不可缺少的部分。而在FPGA中的SOPC中，很多时候并没有提供这种模块供用户使用，因此设计出支持PWM输出的IP核具有很大的实用价值。针对市场上使用的FPGA情况，本文所提出的IP功能实现是基于Altera公司的cyclone II芯片，该功能模块不仅可以作为独立的模块使用，而且可以嵌入到Altera公司提供的NIOS II处理器中，并通过NIOS II对该模块进行控制。HDL语言是一种通用性很强的语言，因此这个模块具有很高的移植性，不仅可以用于大多数的Altera芯片，而且对于其它公司生产的FPGA芯片同样适用。本设计中给出了模块与主系统的接口电路、功能逻辑电路以及外部输出端口。 1 芯片功能描述 本设计实现了PWM输出和定时器/计数器两大功能，IP核将根据内部寄存器的状态选择相应的工作模式完成系统的功能。（1）PWM工作模式。当IP工作在PWM模式下时，模块内部计数器将计算高低电平脉冲的时间长度（或者是脉冲个数），模块根据用户自定