半导体工艺1流程.pptVIP

Best Wish For You * （Chemical Vapor eposition；） * CVD的反應机制主要可分為五個步驟：(1)在沈積室中導入气體，并混以稀釋用的惰性气體构成「主气流（mainstream）」；(2)主气流中反應气體原子或分子通過邊界層到達基板表面；(3)反應气體原子被「吸附（adsorbed）」在基板上；(4)吸附原子（adatoms）在基板表面移動，并且產生化學反應；(5)气態生成物被「吸解（desorbed）」，往外擴散通過邊界層進入主气流中，并由沈積室中被去除。 * atmospheric pressure CVD； low pressure CVD； plasma enhanced CVD； * Physical Vapor Deposition： * 1.适用于SMD表面安装技术在PCB电路板上安装布线。2.适合高频使用。3.操作方便，可靠性高。4.芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。 * Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。 * 1 晶片切割（Die Saw） 晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 晶粒（die）切割分離。举例来说：以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。 欲進行晶片切割，首先必須進行 晶圓黏片，而後再送至晶片切割機上進行切割。切割完後之晶粒井然有序排列於膠帶上，而框架的支撐避免了 膠帶的皺摺與晶粒之相互碰撞。? 2黏晶（Die Bond） 黏晶之目的乃將一顆顆之晶粒置於導線架上並以銀膠（epoxy）黏著固定。黏晶完成後之導線架則經由傳輸設 備送至彈匣（magazine）內，以送至下一製程進行銲線。 3銲線（Wire Bond） IC構裝製程（Packaging）則是利用塑膠或陶瓷包裝晶粒與配線以成積體電路（Integrated Circuit；簡稱IC），此製程的目的是為了製造出所生產的電路的保護層，避免電路受到機械性刮傷或是高溫破壞。最後整個積體電路的周圍會 向外拉出腳架（Pin），稱之為打線，作為與外界電路板連接之用。 4封膠（Mold） 封膠之主要目的為防止濕氣由外部侵入、以機械方式支 持導線、內部產生熱量之去除及提供能夠手持之形體。其過程為將導線架置於框架上並預熱，再將框架置於壓模機上的構裝模上，再以樹脂充填並待硬化。? 5剪切/成形（Trim /Form） 剪切之目的為將導線架上構裝完成之晶粒獨立分開，並 把不需要的連接用材料及部份凸出之樹脂切除（dejunk）。成形之目的則是將外引腳壓成各種預先設計好之形狀 ，以便於裝置於電路版上使用。剪切與成形主要由一部衝壓機配上多套不同製程之模具，加上進料及出料機構 所組成。 6印字（Mark） 印字乃將字體印於構裝完的膠體之上，其目的在於註明 商品之規格及製造者等資訊。? 7檢驗（Inspection）  晶片切割之目的為將前製程加工完成之晶圓上一顆顆之 檢驗之目的為確定構裝完成之產品是否合於使用。其中項目包括諸如：外引腳之平整性、共面度、腳距、印字 是否清晰及膠體是否有損傷等的外觀檢驗。? 8封　　 装  制程处理的最后一道手续，通常还包含了打线的过程。以金线连接芯片与导 线架的线路，再封装绝缘的塑料或陶瓷外壳，并测试集成电路功能是否正常。 硅器件失效机理 1 氧化层失效：针孔、热电子效应 2 层间分离：AL-Si、Cu-Si合金与衬底热膨胀系数不匹配。 3 金属互连及应力空洞 4 机械应力 5 电过应力/静电积累 6 LATCH-UP 7 离子污染 典型的测试和检验过程 1。芯片测试（wafer sort） 2。芯片目检（die visual） 3。芯片粘贴测试（die attach） 4。压焊强度测试（lead bond strength） 5。稳定性烘焙（stabilization bake） 6。温度循环测试（temperature cycle） 8。 离心测试（constant acceleration） 9。渗漏测试（leak test） 10。高低温电测试 11。高温老化（burn-in） 12。老化后测试（post-burn-in electrical test） 芯片封装介绍  一、DIP双列直插式封装 DIP(DualIn－line Package) 绝大多数中小规模集成电路(IC) 其引脚数一般不超过100个。 DIP封装具有以下特点：1.适合在PCB(印刷电路板)上穿孔焊接，操作方便。2.芯片面积与封装面积之间的比值较大，故体积也较大。Intel系列