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《FPGA综合设计实验指导书》 课题一 按键扫描点阵显示电路 （难度系数：低） 一、设计任务和要求 1、设计任务 （1）实现LP2900实验装置上12个按键阵列的判断电路，可扫描该12个按键，每个按键对应一组4位的扫描码； （2）利用8*8点阵实时显示按下的按键所对应的按键名，并可保持到新的按键作用为止。如果多个按键同时按下，只响应最先作用的按键。 2、设计要求 （1）按给定要求，划分系统，画出总体设计框图（即顶层图），并以Verilog代码或电路原理图的方式实现总体框图中各个模块的电路功能，对关键的电路要进行相应的仿真测试。 （2）在LP2900实验装置上下载测试，观察是否满足设计要求。 （3）按给定要求和格式，书写课程设计报告书。 二、设计原理概要说明 按键扫描点阵显示电路可分为两部分实现。第一部分按键判断电路可参考实验七按键扫描电路；第二部分可参考实验五点阵显示。注意实验五中动态显示只有4幅图片，该设计中12个按键需要12幅图片，多路选择器也由4选1更改为12选1，多路选择器的4位选择码可由按键扫描码控制，一旦按键按下，多路选择器就会根据扫描码显示对应的键码图片。 三、引脚说明 1、输入引脚：输入时钟10MHZ； 按键行扫描信号 RK1，RK2，RK3 2、输出引脚：按键列控制信号DE3，DE2，DE1； 点阵行显示信号：Row1～Row8； 点阵列显示信号：CR1～CR8（或者CG1～CG8） 注：上述引脚为设计中所需的最少引脚，若需其他引脚可自行添加。 课题二 秒表 （难度系数：低） 一、设计任务和要求 1、设计任务 可实现简易秒表功能，功能描述如下： （1）按下秒表开始键，六个LED数码管实时显示计时时间，以0.1秒的速率往上递增，计时范围为0～99999.9秒。 （2）松开秒表开始键（或弹出开始键），停止计时，显示不变； （3）再次按下开始键，又可从当前值继续往上计时，同时显示码实时更新。 （4）清零功能，按下清零键，计时时间清零，显示码显示00000.0。 2、设计要求 （1）按给定要求，划分系统，画出总体设计框图（即顶层图），并以Verilog代码或电路原理图的方式实现总体框图中各个模块的电路功能，对关键的电路要进行相应的仿真测试。 （2）在LP2900实验装置上下载测试，观察是否满足设计要求。 （3）按给定要求和格式，书写课程设计报告书。 二、设计原理概要说明 秒表设计电路可两部分构成，一部分为计时电路，另一部分为显示电路。 （1）计时电路的设计。计时的基本原理就是测量一个计时时间内的时基脉冲数，如下图所示。比如时基脉冲信号的频率为10HZ，即一个周期0.1秒，若按下开始键后，以0.1秒的速率开始计数（每来一个10Hz的脉冲，计数值加1），弹出开始键后，停止计数，如果在这段时间内，计得脉冲个数为N个，因每个脉冲的周期为0.1秒，则可计算出计时时间为N*0.1S。比如N为198，则显示时间应为19.8秒。（注意，可能有0.1秒的误差） （2）显示电路的设计。该部分电路可参考实验六交通灯中的显示部分。注意计数值在电路是以二进制方式存储，而以十进制方式显示，故要注意计数值的转换。比如计数值198，对应二进制为’若直接用七段译码器显示则为“F6”，而不是预期的19.8。在本设计中可采用如下方式进行转换：最低位直接对10求余数；倒数第二位除10以后对10求余；倒数第三位除100以后对10求余；以此类推。然后控制倒数第二位的小数点dp信号为1，其他都为0即可。 三、引脚说明 1、输入引脚：输入时钟10MHZ； 开始按键SW1； 清零信号可用单次脉冲PS1（低电平有效）或PS3（高电平有效）引脚； 2、输出引脚：显示译码器控制信号DE3，DE2，DE1； 显示译码器段极信号a,b,c,d,e,f,g,dp 注：上述引脚为设计中所需的最少引脚，若需其他引脚可自行添加。 课题三 简易数字钟 （难度系数：中） 一、设计任务和要求 1、设计任务 可实现简易数字钟功能，功能描述如下： （1）以6位LED数码管显示时、分、秒，时为二十四进制，分、秒为六十进制； （2）时、分、秒显示数字之间用小数点隔开，秒显示数字以1Hz的速率递增，到59秒后分显示数字加1，以此类推，59分钟后，时显示数字加1； （3）校时功能。采用三个按键分别控制“校时”、“校分”和“校秒”。按下“校时”键时，时值以0～23循环变化；按下“校分”或“校秒”键时，以0～59循环变化；校时控制时采用2Hz的频率。 （4）清零控制。按下清零键，数字钟清零，显示码显示00.00.00