FPGA设计中的时序分析及异步设计注意事项课件.pptVIP

什么是建立和保持时间 时序分析基础 时序分析基础－续 时序分析基础－续 异步设计中常见问题及其解决方法 异步设计中常见问题及其解决方法－续 异步设计中常见问题及其解决方法－续 异步设计中常见问题及其解决方法－续 异步设计中常见问题及其解决方法－续 异步设计中常见问题及其解决方法－续 异步设计中常见问题及其解决方法－续 异步设计中常见问题及其解决方法－续 不建议使用电路 不建议使用电路－续 复位和置位信号处理 时序设计的可靠性保障措施 时序设计的可靠性保障措施 时序设计的可靠性保障措施 时序设计的可靠性保障措施 Dragon WH team FPGA设计中的时序分析及异步设计注意事项 建立时间和保持时间： 建立时间（setup time）：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间（hold time）：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。? 电路设计的难点在时序设计，而时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 如上图所示，以REG2为例，假定触发器的建立时间要求为：T_setup，保持时间要求为：T_hold，路径①延时为：T1，路径②延时为：T2，路径③延时为：T3，时钟周期为：T_cyc