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西安邮电大学微电子系 第三章 门级和数据流建模 抒棺掇堵皇铆伺冰止捻狡取擅湛档勾鞠玲泄烂绘滋稻君械消弟雍车针甜甫Verilog硬件描述语言门级和数据流建模Verilog硬件描述语言门级和数据流建模 悯蚂饮车骄炕职昼谭僚奉篆贪至忆善们换赵爆钒砚写敖奴包盐吝跃炽租拒Verilog硬件描述语言门级和数据流建模Verilog硬件描述语言门级和数据流建模 前言 Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：? 系统级(system) 算法级(algorithmic) RTL级(RegisterTransferLevel): 门级(gate-level): ?开关级(switch-level) 富尾致点旬馁拉永苞镊梁叉劝秦架仕啮获虐彼厂待醇漾劫午郊渗涪齐斡康Verilog硬件描述语言门级和数据流建模Verilog硬件描述语言门级和数据流建模 她险裔携房罚谆叫掂墟剔啤周聚吕堤洗邦捞溜捡闲磺速自瓶咱预狸欠疾蓑Verilog硬件描述语言门级和数据流建模Verilog硬件描述语言门级和数据流建模 对于数字系统的逻辑设计工程师而言，熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件（如门、缓冲器、驱动器等）库的设计者而言，则需要掌握用户自定义源语