实验项目Verilog组合逻辑设计实验指导书资料.doc

电子科技大学 计算机科学与工程学院 实验指导书 实验名称 Verilog组合逻辑设计 电子科技大学教务处制表 一、概述 本实验使用Xilinx ISE软件和Verilog语言进行组合逻辑的设计与实现。实验内容包括 1．3-8译码器的设计和实现。 2．4位并行进位加法器的设计和实现。 3．两输入4位多路选择器的设计和实现。 实验要求如下： 1．采用Verilog语言设计，则使用门级方式进行描述。 2．编写仿真测试代码。 3．编写约束文件，使输入、输出信号与开发板的引脚对应。 4．下载到FPGA开发板，拨动输入开关，观察Led灯的显示是否符合真值表。 二、实验原理： 1．74x138译码器是输出低有效的3-8译码器。表1所示为74x138译码器的真值表。 表1 74x138译码器的真值表 输入 输出 G1 G2A_L G2B_L C B A Y7_L Y6_L Y5_L Y4_L Y3_L Y2_L Y1_L Y0_L 0 x x x x x 1 1 1 1 1 1 1 1 x 1 x x x x 1 1 1 1 1 1 1 1 x x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 根据3-8译码器的真值表，可得输出的函数表达式为 根据上述函数表达式，可画出逻辑电路图为。 图1 3-8译码器的逻辑电路图 2. 数据选择器的逻辑功能是根据地址选择端的控制，从多路输入数据中选择一路数据输出。因此，它可实现时分多路传输电路中发送端电子开关的功能，故又称为复用器（Multiplexer）,并用MUX来表示。 表2 2输入1位多路选择器的真值表 数据输入 选择控制S 输出Y D0 D1 0 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 1 2选1数据选择器的真值表如表1所示，其中，D0、D1是2路数据输入，S为选择控制端，Y为数据选择器的输出，根据真值表可写出它的输出函数表达式为： 如果输入再加上低有效的输入使能端，则输出的表达式变为 根据上述函数表达式，可画出2输入4位多路选择器的逻辑电路图为。 图2 2输入4位多路选择器的逻辑电路图 2. 1位全加器的真值表如下 表3 1位全加器的真值表 输入变量 输出变量 A B Ci Ci+1 S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 0 根据真值表，输出表达式为： 对于4位并行加法器，可以按入下公式进行设计 图3所示为4位并行进位加法器框图，本实验中用Verilog语句来描述。 图3 4位并行进位加法器 三、设计实现 1．在ISE设计中可以直接输入如下3-8译码器的代码 2．仿真测试代码 仿真结果如下图所示。 图4 译码器的仿真结果 3．译码器在Nexys3开发板上的约束文件 4．4位并行加法器的代码 5．加法器的仿真测试代码 仿真结果如下图所示。 图5 加法器的仿真结果 6．加法器在Nexys3开发板上的约束文件 7．数据选择器的代码 8. 数据选择器的仿真测试代码 仿真结果如下图所示。 图6 数据选择器的仿真结果 9．数据选择器在Nexys3开发板上的约束文件 #Switch NET D0[1] LOC= T10; #SW0 NET D0[2] LOC= T9; #SW1 NET D0[3] LOC= V9; #SW2 NET D0[4] LOC= M8; #SW3 NET D1[1] LOC= N8; #SW4 NET D1[2] LOC= U8; #SW5 NET D1[3] LOC= V8; #SW6 NET D1[4] LOC= T5; #SW7 #Led NET Y[1] LOC=U16;