本科毕设论文—基于fpga的数字时钟设计.docVIP

设计（论文）题目： 基于FPGA的数字时钟设计 毕业设计（论文）原创性声明和使用授权说明 原创性声明 本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。 作 者 签 名：　　 　 　　日　 期：　　 　 　　 指导教师签名：　　 　 　　 日　　期：　　 　 　　 使用授权说明 本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。 作者签名：　　 　 　　 日　 期：　　 　 　　 学位论文原创性声明 本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名： 日期： 年 月 日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权　　 　 　大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名： 日期： 年 月 日 导师签名： 日期： 年 月 日 摘 要 随着科学技术的飞速发展，系统向着高速度、低功耗、低电压和网络化、移动化方向发展，各个领域对电路的要求越来越高，传统单一功能的电路很难满足发展的要求，而可编程逻辑器件（CPLD/FPGA）可以很方便地通过对逻辑结构的修改和配置，完成对系统和设备的升级。 Verilog HDL是一种应用广泛的硬件描述语言，可用于从算法级、门级到开关级的多种抽象层次的数字系统设计。Verilog HDL语言最大的特点就是易学易用，通过学习和使用，可以在短时间内掌握该语言。另外该语言的功能强大，可以满足各个层次设计人员的需要，从高层的系统描述到底层的版图设计，都能很好地支持。 本文就是用Verilog HDL语言来描述一个基于FPGA的多功能数字时钟的设计。该数字时钟具备准确计时,时间校准, 定时闹钟, 报时, 数字跑表等功能。本文首先介绍了FPGA方面的基础知识，然后介绍了多功能数字时钟的设计以及源代码开发过程。源代码首先在Xilinx ISE11软件上进行仿真、综合，通过后下载到Aquila系列开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。 【关键词】FPGA 数字时钟 Verilog HDL  ABSTRACT With the rapid development of science and technology, the system toward the high speed, low power consumption, low voltage and networking, mobility management, various areas on the circuit requirements get higher, traditional single-function of the circuit is very hard to meet development requirements, and programmable logic devices (CPLD/FPGA) can be easily passed on the logical structure of modification and configuration, the system and equipment upgrades. Verilog HDL is a widespread use of the