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可靠设计与高速设计 学时分配：6 声明 本部分内容是数字电子系统的芯片级设计中要遇到的特殊问题，虽不是考试重点，但却是实际设计中的关键注意事项。 精选自一部分出版书籍、网络资料以及个人的一些设计经验，仅仅是众多设计原则和设计技巧中的沧海一粟，并且错误在所难免。 艺无止境，讲授本部分的目的仅仅是带领入门，修行仍靠自身。要熟练使用这些技巧，并且有进一步的提高，必须经过大量的项目实践去积累。 OUTLINE 正确设计 同步设计 异步设计 高速设计的其他手段 OUTLINE 正确设计 同步设计 异步设计 高速设计的其他手段 OUTLINE 正确设计 同步设计 异步设计 高速设计的其他手段 VHDL结构体描述风格 行为描述风格 可进行系统仿真，少数可用于综合。 RTL描述风格 寄存器传输级描述，也能为数据流描述风格。一般可被综合器综合。 结构描述风格 多用于顶层的模块连接。 行为描述风格 这种风格的描述往往以以下语句为主要特征： 使用延时语句，包括惯性延时和传输延时； 在多驱动的处理上采取判决函数； 使用Generic语句对时序参数建模； 使用其它具备行为级特性的语句如wait for等语句。 这部分属于高级仿真内容，在此不作讲述。 结构体描述风格 特征语句： PORT MAP； GENERIC MAP。 不作详细讲述。 RTL描述风格 面向可综合的设计，处于抽象设计