《数字电子技术基础》第7章.高密度可编程逻辑器件.pptVIP

CLB是完成用户指定组合逻辑或时序逻辑功能的基本逻辑单元，一个CLB由4个相同的Slice和附加逻辑组成,如图7.3.10所示。 图7.3.10 Virtex II Slice结构示意图 7.3 现场可编程门阵列（FPGA） 1.可配置逻辑模块CLB 输入/输出模块I/OB提供FPGA内部资源与外部电路的接口。它不仅包含了输入缓冲、输出驱动、接口电平转换、阻抗匹配、延迟控制，还包含了6个可以配置边沿D触发器或锁存器的存储单元。Virtex II的I/OB也可以实现DDR（Double Date Rate）输入和输出。 7.3 现场可编程门阵列（FPGA） 2.输入/输出模块I/OB FPGA内嵌的BRAM扩展了FPGA的应用范围和灵活性。BRAM有18Kbit RAM，提高了存储器的存储能力，并可将18 Kbit RAM配置成简单的单双口模式，使数据宽度加到32位。 7.3 现场可编程门阵列（FPGA） 3.嵌入式块RAM（BRAM） 数字时钟管理器DCM是在早期的FPGA基础上增加的时钟管理功能，用于FPGA内部复杂时钟控制和管理，使FPGA功能更加强大，使用更加灵活。主要包括同步时钟、频率合成和相位调整。DCM具备时钟输入、控制和数据输入端口，时钟输出、控制和数据输出端口。 7.3 现场可编程门阵列（FPGA） 4.数字时钟管理器（DCM） Virtex II系列产品中的乘法器模块的物理分布和BRAM的物理分布相似。乘法器可以单独使用，配置为18×18 bit的带有符号的乘法。乘法器也可通过开关矩阵和18 Kbit的BRAM配合使用。 7.3 现场可编程门阵列（FPGA） 5.乘法器 数字阻抗匹配DCI为保证FPGA在较高速度时信号的完整性，在芯片内部实现了阻抗匹配，使外部匹配电阻数量减少，信号的反射和振荡减弱，提供了较高的板级系统的稳定性。 7.3 现场可编程门阵列（FPGA） 6.数字阻抗匹配（DCI） 本章小结 从20世纪70年代末开始，可编程逻辑器件从简单的几百门可编程逻辑器件发展到如今的几万门的复杂可编程逻辑器件CPLD和上千万门的现场可编程门阵列FPGA，功能从较为简单的组合逻辑、时序逻辑和较小的随机存储器RAM发展至功能全面的高密度可编程逻辑器件HDPLD。 可编程逻辑器件已经脱离了编程器，直接在系统上进行编程数据和擦除数据。 高密度、高性能的HDPLD包括嵌入式处理器、DSP模块、锁相环PLL、高速串行I/O收发器、QDR输入输出、PCI总线和以太网MAC接口标准等。 输入/输出模块I/OB包含了输入缓冲、输出驱动、接口电平转换、阻抗匹配、延迟控制，实现双向数据传输的输入和输出。 第7章 高密度可编程逻辑器件 本章小结 外部提供的直流工作电压越来越低，目前有5V、3.3V、1.8V，有效地降低了芯片的功耗。 数字时钟管理器DCM管理FPGA内部复杂的时钟，其同步时钟、频率合成和相位调整等功能使FPGA功能更加强大，使用更加灵活。 数字阻抗匹配DCI为保证FPGA在较高速度时信号的完整性，在芯片内部实现了阻抗匹配，使外部匹配电阻数量减少，信号的反射和振荡减弱，提供了较高的板级系统的稳定性。 第7章 高密度可编程逻辑器件 7.1 概述 7.2 复杂可编程逻辑器件（CPLD） 7.3 现场可编程门阵列（FPGA） 第7章 高密度可编程逻辑器件 （1）高集成密度。 （2）速度高、功耗低、抗噪声容限较大。 （3）在系统编程能力。 （4）可测试性能力。 （5）加密能力。 第7章 高密度可编程逻辑器件 4.编程特性 2.互连结构 1.集成密度 3.编程元件 7.1 概述 7.1.1 HDPLD的分类 专用输出门阵列结构如图7.1.1 所示。这种结构有一个输入、一个输出和四个乘积项，输出部分采用或非门，称为低电平有效PAL器件。 图7.1.1 专用输出门阵列结构 7.1 概述 7.1.2可编程阵列逻辑（PAL）器件 1.专用输出门阵列结构 可编程I/O输出结构如图7.1.2所示。这种结构有两路输入，一路来自外部的输入信号I，另一路则是来自组合函数的输出反馈或者是来自I/O引脚。 图7.1.2 可编程I/O输出结构 7.1 概述 2.可编程I/O输出结构 寄存器型输出结构如图7.1.3所示，也可以称作时序结构，适用于计数器和移位寄存器设计等。 图7.1.3 寄存器型输出结构 7.1 概述 3.寄存器型输出结构 带异或门的寄存器型输出结构如图7.1.4所示，乘积项只有4个，输入信号和寄存器型输出结构一样，只不过在寄