4位全加器实验答辩.docVIP

数电第一次实验 通信1402 程杰 U201413468 【实验目的】 采用ISE集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四进制全加器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端 信号输出端 Ai Bi Ci Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开ISE软件，进入集成开发环境，点击File→New project建立一个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件adder_4bit.v 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【程序源代码】 半加器程序代码如下： module Halfadder(S,C,A,B ); input A, B; output S, C; xor (S,A,B); and (C,A,B); endmodule 一位全加器程序代码如下： module onebit_adder(Sum,Co,A ,B,Ci ); input A,B,Ci; output Sum,Co; wire S1,D1,D2; Halfadder HA1(.B(B), .S(S1), .C(D1), .A(A)); Halfadder HA2(.A(S1), .B(Ci), .S(Sum), .C(D2)); or g1(Co, D2, D1); endmodule 四位全加器程序代码如下： module fourbit_adder(S,C3,A,B,C_1 ); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; onebit_adder U0_FA(S[0],C0,A[0],B[0],C_1); onebit_adder U1_FA(S[1],C1,A[1],B[1],C0); onebit_adder U2_FA(S[2],C2,A[2],B[2],C1); onebit_adder U3_FA(S[3],C3,A[3],B[3],C2); endmodule 四位全加器仿真代码如下： module fourbir_adder_TF; // Inputs reg [3:0] A_t; reg [3:0] B_t; reg C_1_t; // Outputs wire [3:0] S_t;