第3章 DSP Builder设计入门.ppt

第3章 DSP Builder设计入门 3.1 DSP Builder及其设计流程 3.2 DSP Builder设计向导 3.3 调幅电路模型设计示例 3.4 使用SignalTap II嵌入式逻辑分析仪 3.1 DSP Builder及其设计流程 DSP Builder是一个系统级(或算法级)设计工具，它架构在多个软件工具之上，并把系统级和RTL级两个设计领域的设计工具连接起来，最大程度地发挥了两种工具的优势。DSP Builder依赖于MathWorks公司的数学分析工具Matlab/Simulink，以Simulink的Blockset出现，可以在Simulink中进行图形化设计和仿真， 同时又通过SignalCompiler可以把Matlab/Simulink的设计文件(.mdl)转成相应的硬件描述语言VHDL设计文件(.vhd)，以及用于控制综合与编译的TCL脚本。而对后者的处理可以由FPGA/CPLD开发工具Quartus II来完成。 由于在FPGA上设计一个DSP模块的复杂性，设计的性能(包括面积、速度、可靠性、设计周期)对于不同的应用目标将有不同的要求，涉及的软件工具也不仅仅是Simulink和Quartus II，DSP Builder针对不同情况提供了两套设计流程，即自动流程和手动流程。图3-1是利用DSP Builder进行DSP设计的流程框图。 如图3-1所示，DSP Builder设计流程的第一步是在Matlab/Simulink中进行设计输入，即在Matlab的Simulink环境中建立一个mdl模型文件，用图形方式调用Altera DSP Builder和其它Simulink库中的图形模块(Block)，构成系统级或算法级设计框图(或称Simulink设计模型)。 第二步是利用Simulink强大的图形化仿真、分析功能，分析此设计模型的正确性，完成模型仿真。 在这两步中，与一般的Matlab Simulink建模过程几乎没有什么区别，所不同的是设计模型库采用Altera DSP Builder的Simulink库，也不涉及到其它EDA软件，没有自动流程和手动流程的区别。 第三步是DSP Builder设计实现的关键一步，通过SignalCompiler把Simulink的模型文件(后缀为.mdl)转化成通用的硬件描述语言VHDL文件(后缀为.vhd)。由于EDA工具软件(诸如Quartus II、ModelSim)不能直接处理Matlab的.mdl文件，这就需要一个转换过程。转换获得的HDL文件是基于RTL级(寄存器传输级)的VHDL描述。 再接下来的几个步骤是对以上设计产生的VHDL的RTL代码和仿真文件进行综合、编译适配以及仿真。为了针对不同用户的设计目的和设计要求，DSP Builder提供了两种不同的设计流程，主要可以分为自动流程和手动流程。 如果采用DSP Builder的自动流程，几乎可以忽略硬件的具体实现过程，可以选择让DSP Builder自动调用Quartus II等EDA设计软件，完成综合(Synthesis)、网表(ATOM Netlist)生成和Quartus II适配，甚至在Matlab中完成FPGA的配置下载过程。 如果希望使用其它第三方的VHDL综合器和仿真器(除Synplify、LeonardoSpectrum和 Quartus II综合器及ModelSim外)，或是希望完成特定的适配设置，如逻辑锁定、时序驱动编译、ESB特定功能应用等，可以选用手动流程设计。 在手动流程中，设计者可以灵活地指定综合、适配条件。不过，需要手动地调用VHDL综合器进行综合，调用Quartus II进行适配，调用ModelSim或者Quartus II进行仿真，最后用Quartus II产生相应的编程文件用于FPGA的配置。 采用手动流程时，除了行为级仿真验证和设计输入外，其它过程与标准的基于VHDL的EDA设计流程是完全一致的。由上一步DSP Builder设计流程得到VHDL文件(由Simulink模型文件*.mdl通过SignalCompilder转换而成)，送入综合器进行综合。综合器可以是Synplify Pro，也可以是LeonardoSpectrum，或者采用Altera自己的Quartus II。在综合时，可能需要对综合器进行配置或者提供综合的约束条件