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FPGA应用 Xilinx FPGA高级开发工具 高级工具 约束与约束相关工具 Constraint Editor,PACE 配置下载工具(iMPACT) 第三方工具 仿真器：ModelSim 综合器：Simplify 在线逻辑分析仪(ChipScope) 时序分析器(Timing Analyzer) 约束 目的： 控制综合与实现，设计高性能电路； 获得正确时序分析报告 指定引脚位置和电气标准 时序约束，分组约束 管脚约束，区域约束 约束文件 UCF：文本文件，由用户输入； NCF：由综合工具自动生成； PCF： 映射产生的物理约束 用户输入的约束 时序相关约束 周期约束(PERIOD约束) 偏移约束(OFFSET约束) 静态路径约束 专门约束 分组约束 时序约束 周期约束(PERIOD约束)：FF到FF 偏移约束(OFFSET约束)：IPAD到FF,FF到OPAD 静态路径约束：IPAD到OPAD 周期约束 Tcko:时钟输出 Tlogic:组合逻辑延迟 Tnet:网线延迟 Tsetup:建立时间 Tclk_skew:时钟偏移 时钟最小周期:Tclk = Tcko + Tlogic + Tnet + Tsetup – Tclk_skew Tclk_skew = Tcd2 – Tcd1 时钟约束语法(简单方法) [约束信号] PERIOD = {周期长度}{HIGH|LOW