时序逻辑电路设计课程.pptVIP

异步复位，同步预置和同步使能的通用计数器的设计。 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity counter is Generic (size:integer:=8) Port(reset : in std_logic; set : in std_logic; enable : in std_logic; clk : in std_logic; cout : in std_logic; q : buffer std_logic_vector(size-1 downto 0) ); end counter; 第8章 基于VHDL基本数字电路设计 architecture rtl of counter is begin p1:process(clk,reset) begin if