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CMOS静态组合门电路的延迟（速度） 延迟时间实测方法 本节内容 延迟时间的估算方法 负载电容的估算 传输延迟时间估算举例 缓冲器最优化设计 一、延迟时间的估算方法 等效电阻的估算 扇出电容 自身电容 * * 半导体 集成电路 RN Vin=VDD Vin=0 Vin Vout 设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应 tPLH tPHL 等效电阻 负载电容 反相器的延迟 1个PMOS导通时，tPLH ~ 0.69CLRP 2个PMOS导通时，tPLH ~ 0.69CL× (RP/2) 2个NMOS导通时，tPHL ~ 0.69CL× 2RN CMOS与非门的延迟 一般只关注最坏的情况 等效（平均）电阻一般取0.75R0 VDD VDD R0 L: 0.25um W: 0.5um R0约8K欧 负载电容的估算 Cself Cwire Cfanout Cload=Cself+Cwire+Cfanout 总负载电容 自身电容 连线电容 扇出电容 CG CG CG 负载电容的估算（cont.) Cfanout＝∑CG Vin Vout CGp CGn CG＝CGn+CGp Gate P_SUB n+ S n+ D CGC CGDO CGSO 截止 (VGSVTH) 截止区： 沟道未形成，CGD=CGS=0, CGB=CGC ≈ CoxWL MOSFET栅极电容(cont.) 非饱和区： 沟道形成，相当于D、S连通， CGD=CGS ≈(1/2) CoxWL CGB=0 Gate P_SUB n+ S n+ D CGC CGDO CGSO 非饱和区 (VGSVTH, VDS VGS-VTH) MOSFET栅极电容(cont.) MOSFET栅极电容(cont.) 饱和区： 漏端沟道夹断，CGB=0， CGD=0 CGS≈(2/3) CoxWL Gate P_SUB n+ S n+ D CGC CGDO CGSO 饱和区 (VGSVTH, VDS VGS-VTH) 负载电容的估算（cont.) G S D RS CGS CGD CGB RG RD CDB CSB B 设输入为阶跃信号，则Vout从0上升(或从VDD下降）到0.5VDD时，晶体管（对于短沟道晶体管）处于截止或饱和态，因此CGD只剩交叠电容。 Vin Vout CGS、CSB、CGB与输出端D无关 只有扩散电容CDB和CGD与输出端D有关 MOSFET交叠电容 Gate P_SUB n+ S n+ D CGC CGDO CGSO CGSO和CGDO—交叠电容，由源漏横向扩散形成，值一定 CGDO 2CGDO 栅漏密勒电容 自身电容 负载电容的估算（cont.) 因此，自身电容为： Cself=CDBn+2CGDOn+CDBp+2CGDOp 2CGDO Vout CDBp CDBn 连线电容 短线可忽略，长线需考虑 深亚微米级后，连线电容变得不可忽略 CMOS逻辑门传输延迟举例 反相器 2输入与非门 2输入与非门 *等效电阻相同： 电容比反相器大4/3倍。 *输入电容相同： 电阻比反相器大4/3倍。 忽略中间 漏极电容 忽略连线电容 反向器 2输入与非门 2输入或非门 FO=1 CMOS逻辑门传输延迟举例 各种CMOS门电路的传输延迟 0.75CinvR0 反向器 N输入逻辑门 LE倍 自身延迟时间： 反向器为t0, n输入逻辑门为nt0 后级负载延迟时间： 0.75CinvR0: FO=1时，反向器的延迟时间 f: Fan out LE: Logical Effort 输入信号数 反向器 传输延迟时间的估算：8输入AND 输入信号数 反向器 当FO=1时， 哪一种逻辑组合速度更快? 缓冲器速度最优化设计 CL=160fF WP=2mm Wn=1mm CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm tpHL τ=0.75R0C =0.75R0CSelf+0.75R0CL =0.75 (3? 1fF) ? 4kW+ 0.75 ? 160fF ? 4kW =500pS tpHL=0.69τ=345pS 约为3M 忽略连线电容 缓冲器速度最优化设计 C=160fF WP=2mm Wn=1mm τ=0.75R0C 减小 减小R0 加大反相器 管子的宽长比 在改善了本级电路延迟时间的同时 加大了本身的栅极电容 缓冲器速度最优化设计 CD.n=1fF/mm, CG.n=1.5fF/mm, R0.n=4kW/mm τ=0.75 ? {(3f+13.5f) ? 4kW