《嘉兴学院数字电子技术课程设计1》.docVIP

嘉兴学院南湖学院 题目名称：数字钟的设计与制作 姓 名： 班 级： 电气N 学 号： 20 日 期： 20 嘉兴学院南湖学院机建系  目录 一．指标要求 1 二．设计计算 4 1．总体方案设计 5 2．单元电路设计 6 3．总 体 电 路 7 三．安装调试 9 四．总 结 12 数字钟的设计与制作 一．指标要求： 1.显示时、分、秒。.采用24 小时制。 2.具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校 时时钟源可以手动输入或借用电路中的时钟。 3.为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。 二．设计计算： 1．总体方案设计：根据设计要求，可建立数字钟系统组成框图，如图 3-1 所示，数字中电路系统由主 体电路和扩展电路两大部分组成，其中，主体电路完成数字钟的基本计数功能，扩展电 路完成数字钟的定时、整点报时扩展功能。 图3-1 数字钟原理框图 该系统的工作原理是：用振荡器产生的高脉冲信号作数字钟的秒脉冲发生器，秒脉冲 接入秒计数器，秒计数器计满60 后向分计数器个位进位，分计数器计满60 后向小时计数器 个位进位并且小时计数器按照“24 翻 1”的规律计数。计数器的输出经译码器送显示器。计 时与实际时间出现误差时电路可以进行校时、校分。扩展电路的整点报时和闹钟功能必须在 主体电路正常运行的情况下才能实现。 时显示器 分显示器 秒显示器 时计数器 时译码器 分译码器 秒译码器 秒计数器 分计数器 整点报时 定时控制 校时电路 主 体 电 路 扩 展 电 路 秒脉冲发生器 3 主体电路是由功能部件和单元电路组成的，在设计这些电路和选择元器件时，尽量选用 同类型的元器件，考虑到 CMOS 集成电路的承受能力，最好选用 TTL 集成芯片，整个电路 选用芯片应尽可能的少。下面介绍各功能部件与单元电路的设计。 2．单元电路设计：2.1 秒脉冲电路的设计 数字电路中秒脉冲发生器是由振荡器产生的，振荡器是数字钟的核心，振荡器的稳定度 及频率的精度决定了数字钟计时的准确程度。分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 用两片74LS161分别做作十位计数器（六进制）和个位计数器（十进制），再将它们级联组成模数M=60的计数器 时计数器是一个“24翻1”的特殊进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒，实现日常生活中习惯用的计时规律   可得将C 2 、R 9 、R 10 、R P 取适当的值即可得到频率为1H Z 的秒脉冲。 且R P 具有微调电路工作频率的功能，本电路可产生比较精确的脉冲。本次设计采用555 振荡 4 器构成秒脉冲发生器。 2.2 时分秒计数器的设计 数字钟的计数电路是用两个六十进制计数电路和24 进制计数电路实现的。数字钟的计数 电路的设计可以用反馈清零法。当计数器正常计数时，反馈门不起作用，只有当进位脉冲到 来时，反馈信号将计数电路清零，实现相应模的循环计数。以60 进制为例，当计数器从00， 01，02，……，59 计数时，反馈门不起作用，只有当第 60 个秒脉冲到来时，反馈信号随即 将计数电路清 零，实现模为60 的循环计数。 下面将分别介绍60 进制分秒计数器和24 进制小时计数器。 1）60 进制计数器，电路图如图4-3 所示 图4-3 60 进制计数器 电路由两片74LS90 和一个与门构成，分别为60 进制计数器的十位和个位，十位为六进 制，个位为十进制，两者级联构成60 进制计数器。当计数器达到59 时，在下一个秒脉冲作 用下实现反馈清零，电路重新开始下一轮计数。下面对74LS90 集成电路加以说明。 74LS90 是二—五—十进制计数器，它有两个时钟输入端CPA 和CPB。其中，CPA 和 0 Q 组成一位二进制计数器；CPB 和 3 2 1 Q Q Q 组成五进制计数器；若将 0 Q 与 B C P 相连接，时钟脉 冲从 A C P 输入，则构成了8421BCD 码十进制计数器。74LS90 有两个清零端R0（1）、R0（2）， 两个置9 端R9（1）和R9（2），且均为高电平有效，本次设计即利用清零端实现六进制。74LS90 5 的管脚图如图4-4 所示，其BCD 码十进制计数时序如表4-5，二—五混合进制计数时序如表 4-6。 图4-4 74LS90 管脚图 表4-5 BCD 码十进制计数时序 表4-6 二—五混合进制计数时序 2）24 进制计数器 用74Ls90 设计24 进制电路