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设计PCM30基群帧同步电路，系统结构如下：输入输出信号说明： DATA ：输入串行码流，速率为2.04Mb/S； CLK：输入时钟，频率为2.04MHz； /FLOSS ：输出失步信号，低电平有效。 电路功能说明：1．输入码流DATA，速率为2.04Mb/S；每帧256bit，其中前8bit为帧同步码；偶数帧的帧同步码奇数帧的帧同步码为110XXXXX（X为任意值）。 2．系统初始状态为失步态，失步信号FLOSS输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。 3．系统处于同步态后，当连续四帧检出的同步码均错误，则系统转为失步态，失电路时序说明： 输入信号DATA与CLK的时序关系 同步过程时序与DATA的帧结构设计一个同步串行数据发送电路，系统结构如图：／WR： 写信号 ／RD：读信号 D0～D7： 双向数据线 A0：地址线 ／CS：片选信号假定以上信号同Intel8086，8031读、写时序兼容。 Clock： 时钟（本例中假定为2.048Mhz） FS：同步信号，发送端T×D的bit流应与FS同步。 上图是实现下述功能的数据发送框图，发送部分由发送保持寄存器和发送移位寄存器组成。 发送保持寄存器定义了两种状态：空、满。 发送保持寄存器的数据写入端口为00H。 发送保持寄存器的状态读出端口为00H。 功能如下： 1．当THR不满时，可以向THR中写入数据，一旦TSR空而THR中有数据时，THR中的数据就送到TSR，TSR中的数据以串行方式从T×D端发出，高位在前，并要求在T×D的比特流中若连续出现5个“1”，则在5个连续“1”后自动插入一个“0”。 （注意：）相邻两个字节之间也会出现5个连续“1”。 2．以同步信号FS开始连续发送四个字节。字节内容由用户通过口地址00H写入。之后，T×D线路为空闲；下一个同步信号开始时，又连续发四个字节，字节内容由用户通过口地址00H写入，以此类推。 3．当无字节发送（即T×D线路空闲时），发送“7EH”，这时出现5个连续的“1”之后，不用填充“0”。 发送时序如下： 说明：（1）CLK 2M为占空比为50％的2.04MHz的时钟，从CLK 2M的上升沿开始每个比特的发送。 （2）FS为T×D端串行比特流的同步信号。在FS为低电平时，CLK 2M的上升沿开始发送第一个字节。 （3）FS的周期为125μs，低电平宽度为244ns，FS的下降沿处在CLK 2M的低电平的中央，FS的上升沿处在CLK 2M高电平的中央。一、设计一个HDLC帧串行接收、并行发送电路，系统结构如下：┏━━━━━━━━━━━━━━━━┓┃┃┃ ┏━━┓┏━━┓ ┃ RXD ---┃ ┃串行┃┃并行┃ ┃---TXCLK┃ ┃接收┣━━━━━--┫发送┃ ┃---TXD RXCLK---┃ ┃电路┃┃电路┃ ┃---TXDS┃ ┗━━┛┗━━┛ ┃ RESET---┃┃┗━━━━━━━━━━━━━━━━┛ 二、输入输出信号说明：RESET :系统复位信号，0有效RXD:输入串行码流，速率为16MRXCLK :输入时钟，与串行码流同步TXD:输出数据，为8位并行输出，为2MTXCLK :输出数据时钟，与TXD同步TXDS :输出数据状态标志（3位），与输出数据对应，表示该BYTE数据的状态，规定如下：111 :无效数据110 :首字节101 :次字节100 :中间字节011 :帧结束字节，表示正确帧010 :帧结束字节，表示超短帧001 :帧结束字节，表示超长帧000 :帧结束字节，表示非法数据 电路功能说明： 该电路主要完成可变长HDLC帧的接收，并按BYTE发送。主要功能包括： 1.帧头帧尾7E检测：按照输入数据格式（见后面说明）确定帧头和帧尾（系统复位后进入帧头检测状态） 2.串行数据去0处理：将连续5个1后面的0去掉 3.并行数据及时钟产生 4.与数据同步产生字节状态及错误帧标示，状态定义如下：A.首字节：检测帧开始标志7E后的第一个有效字节B.次字节：检测帧开始标志7E后的第二个有效字节C.帧结束字节：检测到帧结束标志7E前的最后一个字节或在接收到7E前收到的非法数据D.中间字节：次字节与帧结束字节之间的所有字节E.超短帧：字节数4Byte帧的最后一个字节F.超长帧：字节数64Byte帧的最后一个字节G.非法数据：在帧数据中收到连续5个1后没有插入0且非结束标志7E的当前字节（即在收到非法数据后系统进入帧头检测状态，非法数据后面的数据 均尾无效数