FPGAQuartus2宏功能模块应用.ppt

EDA技术及其应用 第4章 宏功能模块应用 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 3.1流水线乘法累加器设计 3.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.1流水线乘法累加器设计 4.2 逻辑数据采样电路设计 3.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.2 逻辑数据采样电路设计 4.3 在系统存储器数据读写编辑器应用 4.3 在系统存储器数据读写编辑器应用 4.3 在系统存储器数据读写编辑器应用 4.3 在系统存储器数据读写编辑器应用 4.3 在系统存储器数据读写编辑器应用 4.3 在系统存储器数据读写编辑器应用 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 3.4 简易正弦信号发生器设计 3.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.4 简易正弦信号发生器设计 4.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 3.5 嵌入式逻辑分析仪使用方法 3.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 3.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 3.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 4.5 嵌入式逻辑分析仪使用方法 4.6 FIFO模块定制 4.6 FIFO模块定制 4.7 嵌入式锁相环ALTPLL调用 4.7 嵌入式锁相环ALTPLL调用 4.7 嵌入式锁相环ALTPLL调用 4.7 嵌入式锁相环ALTPLL调用 4.7 嵌入式锁相环ALTPLL调用 4.8 优化设计 4.8 优化设计 4.8 优化设计 4.8 优化设计 4.8 优化设计 4.9 时序设置与分析 4.9 时序设置与分析 4.9 时序设置与分析 习习题 习 题 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 实验与实践 图3-60 FIFO的仿真波形 图3-61 选择输入参考时钟为20MHz 4.7.1 建立嵌入式锁相环元件 图3-62 选择控制信号 4.7.1 建立嵌入式锁相环元件 图3-63 选择e0的输出频率为200MHz 4.7.1 建立嵌入式锁相环元件 图3-64 ALTPLL元件的仿真波形 4.7.2 测试锁相环 图3-65 增加了锁相环的电路 4.7.2 测试锁相环 图3-66 未使用流水线 4.8.1 流水线设计 图3-67 使用流水线 4.8.1 流水线设计 图3-68 流水线工作图示 4.8.1 流水线设计 图3-69 不合理的结构 4.8.2 寄存器平衡技术 图3-70 寄存器平衡结构 4.8.2 寄存器平衡技术 图3-71 全编译前时序条件设置（设置时钟信号CLK不低于130MHz） 4.9.1 时序约束设置 图3-72 由Timing Wizard窗口设置时序条件 4.9.1 时序约束设置图3-73 时序分析报告窗 4.9.2 查看时序分析结果4-1. 归纳利用QuartusII进行原理图输入设计的流程：从电路编辑输入一直到SignalTap II测试。 4-2. 如何为设计中的SignalTap II加入独立采样时钟？ 4-3. 参考Quartus?II的Help，详细说明Assignments菜单中Settings对话框的功能。 （1）说明其中的Timing Requirements Qptions的功能、使用方