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FPGA 时钟设计——DLL 随着FPGA器件规模的不断增大，时钟时延和相位偏移等已经成为影响FPGA设计的关键因素。正确的时钟设计和使用至关重要。下面以Xilinx公司的产品为例介绍时钟设计与使用的一些技巧。 7.5.1数字延迟锁相环（DLL）应用设计 在 Virtex-E、Spartan-Ⅱ和 Spartan-ⅡE系列器件中，Xilinx公司采用数字延迟锁相环（DLL，Delay Locked Loop）技术进行FPGA内部的时钟控制。通过使用 FPGA内部的 DLL，可以消除时钟相位偏移、变换时钟频率（倍频或分频）和调整时钟输出相位。DLL基本原理见2.1.2节 1. 标准的CLKDLL符号 图中： （1）CLKIN ：源时钟输入（Source Clock Input），DLL的输入时钟信号。 （2）CLKFB：反馈时钟输入（Feedback Clock Input），DLL的时钟反馈信号。 （3）RST：复位输入（Reset Input），DLL初始化控制信号。 （4）CLK0/CLK90/CLK180/CLK270：CLKIN相移0°/90°/180°/270°的输出信号， DLL输出的时钟信号。 （5）CLK2X：CLKIN的2倍频时钟信号（2x Clock Output）， DLL输出的时钟信号。在CLKDLLHF模式时，该输出时钟信号无效。 （6）CLKDV ：CLKIN的分频时钟信号（Clock Divide Output），DLL输出的时钟信号。分频系数为1.5、2、2.5、3、4、5、8和16。 （7）LOCKED ： DLL锁定输入时钟信号的锁定输出信号（Locked Output），DLL的状态信号。 在Spartan-Ⅱ系列器件中，每个DLL可以驱动两个全局时钟网络，通过全局时钟网络可以消除输入时钟的相位偏移。DLL除了具有消除时钟相位偏移的功能外，还具有倍频、分频和移相的功能。另外，DLL还可以实现时钟镜像（Clock Mirror），即通过DLL的片外输出和反馈输入，消除多芯片之间的板级时钟偏移。 2. DLL设计时需要注意的问题 在 Spartan-Ⅱ系列器件中，为保证 DLL正常工作，需要注意以下几点： （1）DLL输入时钟：DLL的输入时钟信号应满足器件数据手册上的相关要求。在低频情况下，输入时钟抖动应小于300ps，高频时应小于150ps。在输入时钟锁定后，应避免输入时钟的大幅度变化。 （2）DLL输出时钟：DLL的输出时钟可以驱动OBUF、BUFG或目标逻辑单元的时钟输入端。在LOCKED变为有效前，DLL的输出时钟信号无效。 在DLL设计过程中，应特别注意设定以下属性： （1）DUTY_CYCLE_CORRECTION 设为 TRUE时，CLK0、CLK90、CLK180和 CLK270将输出占空比为50％的时钟信号。设为FALSE时，CLK0、CLK90、CLK180和CLK270的输出时钟信号将保持与输入时钟信号相同的占空比。默认值为TRUE。 （2）CLKDV_DIVIDE决定分频系数，默认值为2，可设定值为1.5、2、2.5、3、4、5、8和16。 （3）STARTUP_WAIT设置 TRUE时，配置过程将等待DLL锁定后完成。默认值为FALSE。 （4）LOC 指定DLL的位置编号，编号为0、1、2、3。DLL在器件中的位置如图7.5.2所示。 3. DLL的应用设计例 DLL的一些应用设计例如图7.5.3～图7.5.5所示。其中，图7.5.3为标准的DLL应用电路。图7.5.4为DLL无时钟偏移和2倍频输出电路。图7.5.5为DLL 4倍频输出电路。 7.5.2 全局时钟网络（Global ClockNetworks）应用设计 在Xilinx的Virtex-Ⅱ和 Virtex-Ⅱ Pro等系列产品中，全局时钟网络（Global Clock Networks）是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。不同类型的器件，全局时钟网络在数量、性能等方面略有差异。下面以Virtex-Ⅱ系列器件为例介绍全局时钟网络的特性和用法。 在Virtex-Ⅱ系列器件中的全局时钟网络分布如图7.5.6所示，共含有16个全局时钟网络。 Virtex-Ⅱ系列器件中的全局时钟网络不仅可以提供全局时钟信号的最小时延，还可以实现全局时钟信号的控制输出和选择输出。 7.5.2 全局时钟网络（Global ClockNetworks）应用设计 在Virtex-Ⅱ系列器件中，全局时钟网络与时钟信号的连接方法，如图7.5.7所示。在图7.5.7（a）中，全局时钟信号（GCLK）通过时钟输入（Clock Input）引脚端（PAD）输入，经过输入缓冲器IBUF