时序逻辑电路的析和设计.pptVIP

7 时序逻辑电路的分析和设计 7.1 概 述 7.2 基于触发器时序电路的分析 7.3 基于触发器时序电路的设计 7.4 集成计数器 7.5 移位寄存器 7.6 基于MSI时序逻辑电路的分析 7.7 基于MSI时序逻辑电路的设计 上页 下页 后退 模拟电子 [解] (1) 该电路已是功能框图。 (2) 分析各逻辑框的功能 框中为JK触发器构成的二分频电路，它的作用是输出一个高低电平各为1s的采样脉冲。 Ⅱ框中为与非门构成的控制门电路，与非门的一个输入端为未知频率信号fx，另一个输入端为采样脉冲。它控制送入计数器脉冲的持续时间为1s。 Ⅲ 框中为延时电路，利用Q端脉冲下降沿产生一个延时清零信号。 Ⅳ 框中为4个BCD计数器级联构成10000进制计数器。 Ⅴ 框中是4组BCD-七段译码显示电路，用来显示测量结果。 (3) 分析总体逻辑功能 a. 在Q=1时，计数器对未知频率脉冲信号fX进行为时1s的计数。 b. Q=0时，计数器停止计数，计数结果是在采样间隔内fX的脉冲个数。 c. 通过BCD-七段译码显示电路在数码管上显示出来，显示约1s后，延时清零信号将计数器清零，准备下阶段计数。 电路为简易频率计电路。 分析结果： 各点的工作波形 时序逻辑电路功能块设计流程与组合逻辑电路功能块设计流程基本相