《基于FPGA的32位除法器设计》.docVIP

基于FPGA的32位除法器设计 卿振军,李皓,陈冲,王磊 （微电子与固体电子学院） 摘 要: 介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方法。该除法器不仅可以实现有符号数运算,也可以实现无符号数的运算。除法器采用节省FPGA逻辑资源的时序方式设计,主要由移位、比较和减法三种操作构成。由于优化了程序结构,因此程序浅显易懂,算法简单,不需要分层次分模块进行。并使用Altera公司的Quartus软件对该除法器进行编译、仿真，得到了完全正确的结果。 关键词：FPGA；VHDL；除法器；减法；移位 0 引
言 除法是数值计算和数据分析中最常用的运算之一, 许多高级运算如平方根、 指数、三角函数等都与其有关。 在FPGA中,有加、减、乘、除的算法指令,但除法中除数必须是2的幂, 因此无法实现除数为任意数的除法。然而，除法器是微处理器的一个重要运算单元, 除法器的运算速度、性能、 功耗等都会影响系统的整体性能,相对于其他运算操作,除法很复杂且其操作的效率很低，所以研究的人很少，但是对除法的忽视会导致系统整体性能的下降。因此当前不但应该研究除法,而且研究的重点应该放在提升运算速度上。如今大部分电子系统的最大位宽只有32位,因此本文用 VHDL编写了实现32位数相除的除法器。 本文设计的除法器,不仅能实现有符号数的运算,也可以实现无符号数的运算。 1 设