10第三章verilog入门.pptVIP

2. 分模块分层次的电路设计 4位全加器的层次结构框图 将两个或多个模块组合起来描述电路逻辑功能的设计方法。 模块实例引用语句格式： module_name instance_name(port_associations) 设计模块名 实例引用名 module halfadder (S,C,A,B); input A,B; output S, C; xor (S, A, B); and (C, A, B); endmodule 半加器的描述： module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; //内部节点信号 halfadder HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1); endmodule D1 S1 D2 全加器的描述： module_name instance_name(port_associations) module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S;