VHDL实例程序.docVIP

VHDL实例程序 重要说明：不同软件对VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同，也请自行修改。 如发现错误请来信指正或在BBS上提出。 计数器 -- n-Bit Synchronous Counter -- dowload from: LIBRARY ieee; USE ieee.Std_logic_1164.ALL; USE ieee.Std_logic_unsigned.ALL; ENTITY cntrnbit IS GENERIC(n : Positive := 8); PORT(clock, reset, enable : IN Std_logic; count : OUT Std_logic_vector((n-1) DOWNTO 0)); END cntrnbit; ARCHITECTURE v1 OF cntrnbit IS SIGNAL count_int : Std_logic_vector((n-1) DOWNTO 0); BEGIN PROC