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一、模块的描述方式: 行为级或算法级描述方式（行为建模） Initinal语句：此句只执行一次。 Always语句：此句循环执行。 Initinal和always在零时刻并发执行。4bit二进制行波计数器用行为描述方式实现：module cnt_4bit(q,clear,clock); Output [3:0] q; Intput clear clock; Reg [3:0] q; Always @(posedge clear or negedge clock) Begin If (clear) Q=4’d0; Else Q=(q+1) %16; End endmodule模块cnt_bit的输出端口q是一个4bit的位矢量，代表4根输出端口q【3】、q【2】、q【1】、q【0】。由于该输出端口要在always语句中被赋值，所以它被定义成reg型（寄存器型数据） (2)数据流描述方式（数据流级建模）数据流描述方式也称rtl（寄存器传输型）描述方式。在这种描述方式下设计者需要知道数据是如何在寄存器之间传输的，以及将被如何处理。在verilog中的数据描述方式主要来描述组合逻辑，具体有连续赋值语句“assign”来实现。下面还是以4bit的二进制的行波计数器为例说明： 第一步：顶层模块cnt_4bit_1，代码包含四个T触发器的模型 module cnt_4bit_1 (q,clear,clock) output [3:0] q; intput clear,clock; T_ff tff0(q[0],clear,clock); T_ff tff1(q[1],clear,clock); T_ff tff2(q[2],clear,clock); T_ff tff3(q[3],clear,clock); endmodule 第二步：设计触发器模块，其中又包含了下一层的D触发器模块edge_dff。 module T_ff(q,clear,clock); output q; input clear,clock; edge_dff ff1(q,~q,clear,clock)； endmodule 第三步：最底层模块负边沿D触发器edge_dff module edge_dff(q,qbar,d,clear,clock) output q,qbar; inout d,clear,clock; wire s,sbar,r,rbar,cbar; assign cnar=~(clear); //输入锁存器：锁存器是电平敏感的。而一个边沿敏感的触发器需要使用3个RS锁存器来实现。 assign sbar=~(rbars), s=~(sbarcbar~clock), r=~(rbar~clocks), rbar=~(rcbard); //输入锁存 assign q=~(sqbar), qbar=~(qrcabr); endmodule wire是数据连线型数据，也是verilog的关键字，用来描述连线型数据流的传输关系。 （3）门级描述方式 是按照它们的逻辑门和之间的互联来实现。这些基本的门级元件是一类特殊的模块，共14种，分为4类，它是由verilog hdl语言自身提供的！不需要用户事先定义，可以直接调用。 负边沿D触发器：module edge_dff_1(q,qbar,d,clear,clock); output q,qbar; input d,clear,clock; wire cbar,clkbar,sbar,s.r,rbar; not N1(cbar,clear), N2 （clkbar,clock）; nand NA1(sbar,rbar,s) NA 2() NA 3() NA4() NA5() NA6() endmodule 数据流风格的描述好像是在列逻辑方程式，而门级描述好像是在画电路图。它们最终实现的功能是完全相同的! (4)开关级描述及方式（开关级建模） 又称晶体管机描述方式是verilog的最低级抽象级别的描述方式。这些开关级元件也是一类特殊的模块，共12种。由verilog hdl自身提供，不需要用户自己定义。 module my_nor(out,a,b) output out; intput a,b; wire c; suppply1 pwr; supply0 gnd; pmos (c,pwr,b); pmos(out,c,a); nmos(out,gand,a); nmos(out,gand,b); endmodule (5)描述方式总结 从设计的成熟性上考虑大多数的模块都可以转化成门级描述方式来实现。 verilog语言行为级描述式：行为级和数据流 verilog语言 行为级描述式： 行为级和数据流