《西安交大数子电子技术实验报告》.docx

西安交通大学数字电子技术实验报告姓名：高加西班级：电气１２学号：２１１０４０１０３９ISE基础实验设计要求通过使用ISE软件和FPGA实现带有置位和清零端的边沿D触发器的逻辑图。练习verilog语法编写，掌握用HDL实现基本逻辑功能。HDL综合实验任务边沿D触发器的设计实验方法和步骤建立工程文件，输入HDL程序如下：module D_Flip_Flop( input clk, input set, input D, input clr, output reg q//注意：always模块中的输出必须是寄存器型变量 );always @(posedge clk or posedge clr or posedge set)beginif(clr) q=0;else if(set) q=1;else q=D; endendmodule编写约束文件：NET clk LOC =B8; //时钟NET D LOC =N3; //SW7NET set LOC =L3; //SW1NET clr LOC =P11; //SW0NET q LOC =G1; //LD7综合、实现及生成编程文件；仿真，设计下载：仿真测试文件如下：module test_D_Flip_Flop;// Inputsreg clk;reg set;reg D;reg clr;// Outputswire q;// Instantiate the Unit Under Test (UUT)D_Flip_Flop uut (.clk(clk), .set(set), .D(D), .clr(clr), .q(q));initial begin// Initialize Inputsclk=0;set=1;D=0; clr=0;// Wait 100 ns for global reset to finish#100;// Add stimulus hereEndalways#10clk=~clk;always#12D=~D;always#33clk=~clk;always#42set=~set;endmodule仿真结果：三、分析与讨论由仿真结果可以看出该电路完成了想要实现的逻辑功能（即边沿D触发器），通过这次实验我大体了解了ISE软件和Verilog程序语言.组合逻辑电路实验实验目的及其设计要求1）学习使用ISE软件生成一个新工程文件2）学习使用HDL进行电路设计3）学会编辑顶层文件和用户约束文件4）熟悉仿真及综合及实现还有FPGA配置等熟悉在BASYS2开发板上的简单外围设备的控制6）使用HDL设计一个新的逻辑功能并验证，本实验设计的逻辑功能函数表达式为：。设计一个4选1多路选择器，并在开发板上验证。完成4位数码管动态显示设计，实现将8个SW输入的两位十六进制对应的8421BCD码，显示在数码管上。组合逻辑电路实验任务任务1：逻辑功能函数表达式设计实验方法和步骤建立工程文件,输入HDL程序如下:module gate2( input a, input b, input c, input d, output z );assign z=~((ab)|(cd));endmodule编写约束文件:NET a LOC=P11;NET b LOC=L3;NET c LOC=K3;NET d LOC=B4;NET z LOC=M5;综合、实现及生成编程文件；仿真,设计下载:仿真测试文件如下:module gates2test;// Inputsreg a;reg b;reg c;reg d;// Outputswire y;// Instantiate the Unit Under Test (UUT)gates4uut (.a(a), .b(b), .c(c), .d(d), .y(y));initial begin// Initialize Inputsa = 0;b = 0;c = 0;d = 0;// Wait 100 ns for global reset to finish#100;// Add stimulus here#100;a=0;b=0;c=0;d=1;#200;a=0;b=0;c=1;d=0;#200;a=0;b=0;c=1;d=1;#200;a=0;b=1;c=0;d=0;#200;a=0;b=1;c=0;d=1;#200;a=0;b=1;c=1;d=0;#200;a=0;b=1;c=1;d=1;#200;a=1;b=0;c=0;d=0;#200;a=1;b=0;c=0;d=1;#200;a=1;b=0;c=1;d=0;#200;a=1;b=0;c=1;d=1;#200;a=1;b=1;c=0;d=0;#200;a=1;b=1;c=0