X281x的时钟和系统控制.ppt

第8章 X281x的时钟和系统控制 DSP原理及应用 8.1 振荡器OSC和锁相环PLL F2812芯片的OSC和PLL模块 PLL—锁相环 是一种控制晶振使其相对于参考信号保持恒定的电路。 在DSP中集成了片上锁相环PLL模块，通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。 DSP中采用软件可编程锁相环，所设计的处理器外部允许较低的工作频率，而片内经过锁相环模块提供较高的系统时钟，可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行时的可靠性，降低系统对硬件设计的要求。 XCLKIN和CLKIN之间的关系 PLL模式 说明 SYSCLKOUT/CLKIN 禁止 XF_PLLDIS引脚置低来进入该模式，PLL模块完全不使能。此时，输入CPU的时钟由来自X1/XCLKIN引脚的时钟信号直接去驱动。 XCLKIN 旁路 如果PLL未处于不使能的状态，这是上电默认的PLL配置（PLLCR的值为0）。PLL自身被旁路，从X1/XCLKIN引脚输入的时钟信号先被/2，然后再送去CPU。 XCLKIN/2 使能 通过给PLLCR寄存器写一个不为0的值来实现PLL的使能，时钟信号需要进入PLL模块进行n倍频，然后再被/2，最后送至CPU。 (XCLKIN*n)/2 8.2 F2812中各种时钟信号的产生 使能外设的时钟信号 在使用F2812进行开发的时候，通常会用到一些外