时序设计规范1V0.doc

武汉中元华电科技有限公司 Wuhan Zhongyuan Huadian Science Technology Co., Ltd. 文件编号:/ZH.TE/XXXX-XX时序设计规范编制：逻辑平台组日期： 2015-8-13批准：日期：修 订 记 录 日期 修订版本 描叙 作者 2015-08-13 1.00 初始版本 逻辑平台组目录 目录 3 前言 4 第一章：目标器件的硬件架构及推荐设计 5 1.1、XILINX器件 6 1.2、ALTERA器件 16 第二章：利于时序的设计 28 2.1、锁存器异常调用 28 2.2、高效利用LUT资源 28 2.3、状态机编写 29 2.4、复位控制 29 2.5、跨时钟域设计 31 2.6、充分利用IO单元内资源 31 2.7、流水线设计 32 2.8、FIFO/RAM时序优化 32 第三章：静态时序分析 33 3.1、时序分析基本概念 33 3.2、建立和恢复时间 36 3.3、保持和撤销时间 38 3.5、多角度（multy corner）分析机制 40 第四章：时序约束及收敛 42 4.1、时钟约束 42 4.2、IO约束 45 4.3、例外约束 47 4.4、推荐收敛设计 49 附：参考文献 50 前言 本文首先介绍常用FPGA器件的硬件结构，以及官方提供的推荐设计指南，旨在使逻辑开发人员能结合器件的硬件特性，设计高效、可靠的电路。第二章归纳一些常用的设计规范，避免异常电路的生成，随后章节介绍基本的静态时序分析和相应的约束及收敛办法。 期望通过对本文的阅读，逻辑开发人员能建立起一定的硬件思维，从而优化我们的设计，提高时序收敛能力。 第一章：目标器件的硬件架构及推荐设计 我们常用的目标器件主要来自XILINX和ALTERA两家公司，2者之间存在结构上的差异，各有各的优势，本文挑选两家公司各2款器件进行介绍，一款是当前大量使用的，另一款为下一代产品，因目标器件硬件构成单元众多，无法全面覆盖，仅挑选与我们设计关联度较高的几个部分进行介绍——逻辑宏单元，块存储器资源、时钟树结构和IO块资源。 1、XILINX宏单元为CLB，ALTERA为LAB，2者为逻辑器件的最小颗粒，下表为SPARTAN6以下简称S6和CYCLONE4以下简称C4最小颗粒的资源比较。 表1.1 逻辑宏单元比较 S6 C4 CLB LAB SLICE*2 LE*16 6-inputLUTS 4*2 4-input LUTS 1*16 REG 8*2 REG 1*16 总体而言，XILINX的宏单元功能更强大，其LUT可映射为分布式RAM/FIFO的同步存储单元，且SLICE中含有多个路由选通功能，可实现更复杂的逻辑功能。ALTERA则相对简单，所有的LE都是一样的结构（XILINX的SLICE分为3种不同结构），进位链资源更丰富（XILINX的CLB中仅有1/2的SLICE具有进位链资源），一定程度上弥补了4输入相较于6输入的劣势。 2、在BRAM资源上，2者差异如表1.2所示， 表1.2 BRAM资源对比 S6 C4 容量 18K 9K SDP（简单双端口）模式最大位宽 36bit 36bit 支持拆分 等于2个独立的9K存储器 等于2个独立的4.5K存储器 其他 无 可作为移位寄存器使用 XILINX在最新的7系列器件中，进一步加大了BRAM的容量（36K），且支持Built_in模式FIFO，不再需要调用逻辑生成FIFO的控制逻辑，具有更好时序性能。 3、时钟树的结构上，XILINX比ALTERA更复杂，表1.3列出了部分对比关系。 表1.3 时钟资源对比 S6 C4 BUF资源 BUFG/BUFIO/BUFH BUFG 时钟管理单元 PLL+DCM PLL 在实际应用中，很多差异都由软件屏蔽了，需要注意的是，XILINX支持区域时钟这个概念，而且在它最新的7系列产品中，区域时钟被强化，这有利于超大资源器件更好地收敛时序。 4、XILINX的IOE比ALTERA的多了串并转换单元，延迟线控制更方便，表1.4为对比关系表。 表1.4 IOE资源对比 S6 C4 单沿采样寄存器（SDR） 有 有 双沿采样寄存器（DDR） 有 有 延迟线资源 有，可例化，参数配置延迟 自动配置或chip_planner手动设置 串并转换器 有 无（此处非指GXP资源） 1.1、XILINX器件 1.1.1、SPARTAN 6 1.1.1.1、CLB结构及推荐设计 S6的CLB结构和C4的LAB有很大的差异，S6采用6输入查找表，C4为4输入，S6的CLB进一步分为SLICE，布局上如图1.1分别置于2个角，而C4的LAB由16个LE组成，LE都是垂直排列，详见