第三讲 vrilog的基本语法.ppt

门时延举例 not N1 (Qbar, Q) ; //门时延为0 nand #6 (Out, In1, In2) ; //所有时延均为6，即上升和下降时延都是6 and #(3,5) (Out, In1, In2, In3 ) ; notif1 #(2,8,6) (Dout, Din1, Din2) ; //上升时延为2，下降时延为8，截止时延为6，转换到x的时延是2、8和6中的最小值，即2。 门延迟也可采用min : type: max形式定义。最小值、典型值和最大值必须是常数表达式。 例如: and #(2:3:4, 5:6:7) (Pout, Pin1, Pin2) ; 如要更精确定义门延时,可用specify语句定义从特定的输入到输出端的各种延时. * 教顺漏皋颁凝跃厉虐涧畜围影顷斋顿协袜岂纽比献崭啄捡涂宋蕴僳唤纳条第三讲 verilog的基本语法第三讲 verilog的基本语法 矢量线网用于门结构描述 当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明 wire [3:0] Out, InA, InB; nand Gang [3:0] (Out, InA, InB) ; 实例化时自动以相同的标号对齐。等价于 nand Gang3 (Out[3], InA[3], InB[ 3 ] ) , Gang2 (Out[2], InA[2], InB[ 2 ] ) , Gang1 (Out[1] , InA[1], InB[1] ) , Gang0 (Out[0], InA[0] , InB[0] ) ; * 坯堕奇锯杉迸床递凡漏攫岳富左贫瀑腆雹车阎忙伺劣拘棉稻众陪帮苹嗡灯第三讲 verilog的基本语法第三讲 verilog的基本语法 门级结构建模例题 `timescale 1ns/1ns module DEC2X4 (A, B, Enable , Z) ; input A, B, Enable; output [0:3] Z ; wire Abar, Bbar; not # ( 1 , 2 ) V0 (A b a r , A) , V1 (Bbar, B) ; nand # (4,3) N0 (Z[3], Enable, A,B) , N1 (Z[0], Enable, Abar, Bbar) , N2 (Z[1], Enable, Abar, B) , N3 (Z[2], Enable, A, Bbar) ; endmodule * 褪识东汽觉染兑余胀瘤撤色嚼肮试校约省椰灸潮枝椎磐蒸炯岸枷险宇辰混第三讲 verilog的基本语法第三讲 verilog的基本语法 门级结构建模练习题 * 匙狂音响触绪蛔传嫌奸沸搬桩妇挂浑爷智厌去吃尔滥傅陵闭紫蓉柒忆宋琴第三讲 verilog的基本语法第三讲 verilog的基本语法 参考解答 `timescale 1ns/1ns module GateCircuit(Data,Encode,Valid) input [3:0] Data; output [1:0] Encode,Valid; not G1(NotData[2],Data[2]); and G2(A,NotData[2],Data[1]); or G3(B,Data[1],Data[0]), ?? G4(Encode[0],Data[3],A), ?? G5(Encode[1],Data[3],Data[2]), ?? G6(Valid,Data[3],Data[2],B);? endmodule * 微铂茹憨栈宿渐黑正沂面辛泼旬恤举种盖姜擎您肉漾寡凉镶拳矗枫聘噎护第三讲 verilog的基本语法第三讲 verilog的基本语法 作业题 先画出完整门级电路图，然后用门级结构描述以下电路，并试分析其功能 M1-E M2-D * 渊碎疡伙凯沼船馁纯陶催钻卤港帕优首翔何酥佐纪缸渊符涤冷怨绸歼赊讥第三讲 verilog的基本语法第三讲 verilog的基本语法 M3-CLA * 河矣芥捷僧潜疽润寒乐噶助室似盯湛筛高棠退认雍电诱股肯规仰器屿产萝第三讲 verilog的基本语法第三讲 verilog的基本语法 3.5行为建模 * 腹弄贱遏利咒裸婿色舵壬初澜措镍窟案搀鸽夯盒澈犀硫贷氟襄瓣盾塔夷刻第三讲 verilog的基本语法第三讲 verilog的基本语法 3.5 行为建模 行为描述方式 设计的行为功能使用下述过程语句结构描述： initial语句：此语句只执行一次。 always语句：此语句总是循环执行, 或者说此语句重复执行。 只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的initial语句和always语句在0时刻并发执行。 一个