新编数字逻辑电路(第2版)2.ppt

* * B3 B2 B1 B0 A3 A2 A1 A0 =1 A3 =1 =1 B3 B2 B1 B0 A2 A1 A0 * * 9.4 存储器的设计 9.4.1 RAM的设计 在Verilog HDL中，若干个相同宽度的向量构成数组，其中reg（寄存器）型数组变量即为memory（存储器）型变量。 memory型变量定义语句如下： reg[7:0] mymemory[1023:0]; 语句定义了一个1024个字的存储器变量mymemory，每个字的字长为8位。经定义后的memory型变量可以用下面的语句对存储器单元赋值（即写入）： mymemory[7] = 75; //存储器mymemory的第7个字被赋值75 * * 8x8位RAM的Verilog HDL的源程序（myram.v）如下： module myram(addr,csn,wrn,data,q); input [2:0] addr; input csn,wrn; input [7:0] data; output [7:0] q; reg [7:0] q; reg [7:0] mymemory[2:0]; always @(posedge addr) begin if (csn) q = bzzzzzzzz; else if (wrn == 0) m