可编程ASIC IO单元 互连 设计软件.pptVIP

* 6.5 时钟输入和电源输入 Actel提供了其典型的FPGA芯片动态功耗的计算公式。ACT2和ACT3 FPGA的公式很复杂，因此，我们将用较简单的ACT1 FPGA公式举例 : 芯片总功率=O.2(NxF1)+O.085(MxF2)+O.8(PxF3)mW 其中: F1=逻辑模块平均切换率，以MHz为单位 F2=时钟引脚平均切换率，以MHz为单位 F3=I/O平均切换率，以MHz为单位 M=与时钟引脚连接的逻辑模块数 N=芯片上使用的逻辑模块数 P=所用I/O对(输入+输出)的数日，具有50pF的负载 * 第七章 可编程ASIC的互连 所有的FPGA都包含某些类型的可编程互连。互连的结构和复杂程度主要决定于编程技术及基本逻辑单元的结构。我们在构筑互连时采用的原始材料是铝基金属，其薄层电阻约为50mΩ/方，线电容约为0.2pF/cm-1。第一个可编程ASIC 采用了双层金属布钱结构，而较新的可编程ASIC采用3层以及更多展的金属互连。 * 7.1 Actel ACT 下图所示的Actel ACT系列互连图与通道型门阵列相似。每一个轨道内保持一条布线。一定布线通道的容量等于其包含的轨道数。 * 7.1 Actel ACT 左图表示 通道及其与每个逻辑模块一一输入接头和输出接头连接的详图。 在ACT 1结构中每一列总共有13个垂直轨道(8个用于输入，4个用于输出，1个用于LVT)。 * 7.1.1 布线资源 表7.1给出ACT 1及ACT 2两个系列的布线资源 。 * 7.1.2 Elmore常数 图7.3（a）为RC树，它表示具有2个扇出的网络。假定所有节点初态均充电至VDD=1V，然后将节点O与地短接，因此在t=0 时Vo=OV。我们需要找到节点电压V1到V4的时间函数。 C4 i4 * 7.1.2 Elmore常数 在网络的k分支流过的电流为: 分支电流的线性叠加给出节点i的电压为: 式中Rki为节点k和节点i到Vo(在本情况下即地)通路的共享电阻。例如，R24= Rl，R22= R1+R2及R31=R1。 * 7.1.2 Elmore常数 我们知道节点电压在每个点随时间有不同的值，但是由于波形是相似的，可以假定波形的斜率(对时间求导)是相互关联的。假设将节点电压Vk的斜率表示成一个常数ak乘上Vj的斜率: 考虑到我们的近似中有误差，用下式的误差E来量度: 由于初始条件为Vi(t=0)=Vt(t=O)=1V(将电压归一化了)，以及Vi(t=∞)=Vk(t=∞)=0，故当ak=1时误差E最小。 * 7.1.2 Elmore常数 则有 这是一级线性微分方程，其解为: 时间常数τDi常称为Elmore延迟（也称Elmore时间常数），它对每个节点来说是不同的。 * 7.1.3 反熔丝连接中的RC延迟 假定电阻值为R1的单个反熔丝与具有寄生电容为C1的线段连接，那么采用单个反熔丝的连接将使信号通过它时产生的延迟近似为时间常数R1C1秒。如果有多个反熔丝，就需要用 Elmore时间常数来估算互连产生的延迟。 假如 则有 * 7.1.3 反熔丝连接中的RC延迟 现在假设每个互连段的电容(包括所有反熔丝及可能涉及的可编程晶体管)近似为常数，并等于C。具有两个反熔丝的连接将产生3RC 时间常数，具有3个反熔丝的连接时间常数为6RC，4个反熔丝时给出10RC 时间常数。这种分析有点令人困惑，它说明当互连长度增加及反熔丝数增加n时，互连的延迟按平方律增加( )。 * 7.1.4 反熔丝寄生电容 Actel结构中每一列包含13个垂直信号轨道，每个通道包含25个水平轨道(其中22个用于信号)。因此，假定通道全部布满反熔丝。 由于扩散结存在，一个与Actel反熔丝扩散区的连接就会产生寄生电容。反熔丝的多晶硅也会因为静氧化层而产生寄生电容。这些电容的值近似相等。 * 7.1.4 反熔丝寄生电容 * 第八章 可编程ASIC设计软件 可编程ASIC或FPGA有五个组成部分： (1)可编程工艺 (2)基本逻辑单元 (3)I/O单元 (4)互连 (5)能对ASIC编程的设计软件 设计软件与FPGA结构的关系要比与其他类型ASIC的关系 紧密得多。 * 8.1 设计系统 对FPGA而言，原理图输入不是惟一的设计输人方法。有些设计人员在描述控制逻辑及状态机时乐于采用状态图和逻辑方程。对FPGA设计用原理图输入的这些问题的一个解决办法是使用一种硬件描述语言(HDL，hardware description language)，它们已有一些标准存在。 通常使用的硬件描述语言有两种:其一是由可编程逻辑器件(PLD)发展而来。ABEL、CUPL以及