EDA课程设计告---张旭.docxVIP

课 程 设 计 报 告设计题目：用VHDL语言实现数字钟的设计班 级：学 号：姓 名：指导教师：设计时间：摘 要随着电子技术的飞速发展，可编程逻辑器件技术正在快速进步，而可编程逻辑器件的应用数字系统设计技术也不断进步和更新，而作为可编程器件的灵魂工具EDA（电子设计自动化）技术也迅速发展，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包也应运而生，它为CPLD和FPGA的设计带来了非常大的便利，VHDL语言的设计输入、功能仿真、综合与布局布线、时序仿真、器件下载等为我们实现功能的设计提供了一套的全程服务，使底层的硬件设计完全能够用软件编程来实现，使硬件的设计更加清晰明了。本次课程设计主要使用实验室提供的XiLinx公司的FPGA作为硬件平台、ISE作为编写程序和仿真的平台来实现数字钟的设计。此次数字钟的设计用的是VHDL语言，设计思路主要是采用自上而下的方法进行系统划分，最顶层的文件采用元件例化的方法，底层文件采用模块化的思想分各个模块进行编写，主要有主控状态机模块、秒计数模块、分计数模块、时计数模块、天计数模块、月计数模块、年计数模块、星期计数模块，用状态机来控制不同状态的切换，同时也用到了程序包，方便一些函数方法的调用。关键词：计数器，数字钟，状态机，FPGA，EDA，VHDL，自上而下，原件例化，模块化。目 录1、课程设计目 -----------------------------------------------------42、设计内容和要求--------------------------------------------------4 2.1基本的内容及要求-------------------------------------------4 2.2提高的内容及要求-------------------------------------------43、VHDL程序设计---------------------------------------------------4 3.1设计方案---------------------------------------------------43.1.1Digital_clock_top(顶层的程序)------------------------5 3.1.2Baoshi(报时程序)-------------------------------------53.1.3Clk_fenpin(分频的程序)---------------------------------53.1.4Counter_7、Counter_12、Counter_24、Counter_60、Counter_100-53.1.5Judge_year_month(程序包)------------------------------53.1.6Days_counter(天计数的程序)-----------------------------63.1.7Main_state_machine(主控状态机程序)---------------------63.2各个模块的RTL图--------------------------------------------64、仿真与分析------------------------------------------------------104.1七进制的仿真波形-------------------------------------------104.2十二进制的仿真波形-----------------------------------------104.3二十四进制的仿真波形---------------------------------------114.4六十进制的仿真波形-----------------------------------------11 4.5一百进制的仿真波形-----------------------------------------114.6分频模块的仿真波形-----------------------------------------124.7报时模块的仿真波形-----------------------------------------124.8天计数模块的仿真波形---------------------------------------124.9主状态机模块的仿真波形-------------------------------------124.10顶层模块的仿真波形-------------