VHDL的设计总结.pptVIP

VHDL设计总结 1、顺序语句 信号和变量赋值语句 if 语句 case语句 循环语句（loop） wait 语句 子程序调用语句 return, Null,exit,next等 2、 并行语句 信号赋值语句 条件信号赋值语句 选择信号赋值语句 生成语句 进程语句 块语句 元件例化语句 过程调用语句 library ieee; use ieee.std_logic_1164.all ; entity ex1 is port (din: in std_logic_vector (2 downto 0); dout: out std_logic_vector (3 downto 0)); end ex1 ; architecture rtl of ex1 is begin case (din) is when “00” = dout =“0001” ; when “01” = dout = “0010” ; when “10” = dout =“0100” ; when “11” = dout =“1000” ; end case; end rtl ; 1、易犯的几个典型错误 library ieee; use ieee.std_