数字电路康华光(第五版)时序可编程逻辑器件.pptVIP

* 时序可编程逻辑器件 6.7.1 时序可编程逻辑器件中的宏单元 6.7.2 时序可编程逻辑器件的主要类型 6.7.3通用阵列逻辑GAL 6.7.1 时序可编程逻辑器件中的宏单元 1. 通用阵列逻辑（GAL） GAL与PAL结构类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成，但输出端增设了可编程的的输出逻辑宏单元（OLMC）； 电路设计者可根据需要通过编程可将OLMC设置为不同的工作状态，产生组合、时序逻辑电路输出，器件通用性强； GAL采用电可擦除的E2CMOS工艺可以多次编程。 6.7.2 时序可编程逻辑器件的主要类型 6.7.2 时序可编程逻辑器件的主要类型 2. 复杂可编程逻辑器件（CPLD） 集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。 这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片外部交换信息。 3. 现场可编程门阵列（FPGA） 芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。 FPGA更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性。 在软件上，亦有相应的操作系统配套。 可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的SOC技术。 6.7.3 通用阵列逻辑 (GAL) 可编程与阵列（32×64位） 8个输入 缓冲器 2~9 8个输出反馈/输入缓冲器 8个三态 输出缓冲 器12~19 8个输出逻辑宏单元OLMC GAL举例——GAL16V8的电路结构图 乘积项数据选择器(2选1) 输出数据选择器(2选1) 三态数据选择器(4选1) 反馈数据选择器(4选1) 4个数据选择器：用不同的控制字实现不同的输出电路结构形式 输出逻辑宏单元OLMC PTMUX：根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。 乘积项数据选择器(2选1)——PTMUX OMUX：根据AC0和AC1(n)决定OLMC是组合输出还是寄存器输出模式。 输出数据选择器(2选1)——OMUX 三态数据选择器(4选1)——TSMUX TSMUX：受AC0和AC1(n)的控制，用于选择输出三态缓冲器的选通信号。可分别选择VCC、地、OE和第一乘积项。 工作 AC0 AC1(n) TX（输出） 0 1 低电平 0 0 VCC 1 0 OE 1 1 第一乘积项 工作 高阻 OE=1，工作 OE=0，高阻 1，工作 0，高阻 三态缓冲器 的工作状态 FMUX： 根据AC0、AC1(n)和AC1(m)的值，决定反馈信号的来源。 反馈数据选择器(4选1)——FMUX 1脚接CP，11接OE 反相 同相 0 1 0 1 0 寄存器输出 1脚接CP，11脚接OE，该宏单元为组合输出，但至少有一个宏单元为寄存器输出 反相 同相 0 1 1 1 0 时序电路中的组合输出 同上，三态门由第一乘积项选通，反馈取自I/O口 反相 同相 0 1 1 1 1 反馈组合输出 1，11脚为数据输入端，组合输出，三态门选通 反相 同相 0 1 0 0 1 专用组合输出 1，11脚为数据输入端，输出三态门禁止 — — 1 0 1 专用输入 备 注 输出相位 XOR(n) AC1(n) AC0 SYN 功能 组合 OLMC的功能组合 GAL的编程与开发 软件工具 硬件工具 三、复杂可编程逻辑器件(CPLD) 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； 每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。 CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件; CPLD的结构 更多成积项、更多宏单元、更多的输入信号。 通用的CPLD器件逻辑块的结构 内部 可编 程连 线区 n 宏单元 1 宏单元 2 宏单元 3 · · · 可编 程乘 积项 阵列 乘积 项分 配 宏单元 m 内部 可编 程连 线区 m m I/O 块 Xilnx XG500: 90个36变量的乘积项,宏单元36个 Altera MAX7000:80个36变量的乘积项,宏单元16个