实验四 基于VDL的组合逻辑电路设计.pptVIP

实验四 基于CPLD/FPGA的组合逻辑电路设计 考核方法: 1.必做项(1,2,3,4,5) 3分 2.选做项(6/7) 2分 实验目的 1.学习EDA技术中语言输入方法设计流程和方法。 2.进一步加深学习QUARTUSII平台完成数字系统设 计的流程和方法。 实验内容 用VHDL语言编写实现下列器件功能的程序并进行编译、波形仿真、 下载测试。 1.1位全加器的设计(元件例化语句) 2.BCD-7段LED译码器(WHEN语句) 3.设计一个7位奇偶校验电路(CASE语句) 4.数字比较器，设计4位二进制数字比较器(IF语句) *5.三态门电路与总线缓冲器 *6.设计一个具有算术运算和逻辑运算的8位ALU *7.简易计算器的设计 实验报告 总结电路的设计过程。 总结实验体会及收获。 完成电路的硬体测试 CPLD的结构与工作原理 CPLD的结构与工作原理 1．逻辑阵列块(LAB) Cyclone/CycloneII系列器件的结构与原理 Cyclone/CycloneII系列器件的结构与原理