第10讲-组合逻辑电路的VHDL描述、竞争与冒险.pptVIP

第十讲 组合逻辑电路的VHDL描述、竞争与冒险 组合逻辑电路的竞争与冒险 因为多个信号同时变化时因为过渡过程产生的差异而出现的冒险称为功能冒险。 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 组合逻辑电路的竞争与冒险 怎样判定有无险象 若出现 或 则有险。 及该变量的非(如 )以外的其它变量为某恒定值， 1、在逻辑表达式，令除了某个逻辑变量(如变量A) 例: 理论上 ，下面看实际情况： 令 B=C=1，则 有险 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 组合逻辑电路的竞争与冒险 A A A A F 险象 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 组合逻辑电路的竞争与冒险 同的卡诺圈，而两个卡诺圈相切，即会产生险象。 从图中可见，m3和m7这两个相邻最小项分属两不 2、卡诺图判断法 将上例的 填入卡诺图 A BC 00 01 11 10 0 1 0 1 0 1 1 0 0 1 F * 加到输入端的信号波形应包含输入变量 所有可能发生的状态变化。 3. 实验观测波形 （功能冒险） 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 组合逻辑电路的竞争与冒险 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 组合逻辑电路的竞争与冒险 冒险的消除或减弱 1. 增加冗余项（修改逻辑设计） F=AB+AC A BC 00 01 11 10 0 1 0 1 0 1 1 0 0 1 F F=AB+AC+BC * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 组合逻辑电路的竞争与冒险 2. 引入选通脉冲，使电路稳定后输出 3. 加滤波电容 S C A F B C A F * * * 一般来说，一个结构体可以包含一个或多个进程语句。进程语句属于并行语句，即结构体中的各个进程语句是并行执行的。而进程内部则是由顺序语句组成的，即组成进程的各个语句则是顺序执行的。 * * * * * 对于逻辑冒险，通常采用代数法或卡诺图法来判断组合逻辑电路是否存在冒险现象。 * * * * * * 第九讲 组合逻辑电路分析与设计 1、VHDL语言介绍 2、组合逻辑电路VHDL描述 3、组合逻辑电路中的竞争与冒险 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 VHDL介绍 VHDL:Very High Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言。 VHDL作为IEEE标准的硬件描述语言和EDA的重要组成部分，经过几十年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段，在电子设计领域受到了普遍的认同和广泛的接受，成为现代EDA领域的首选硬件设计语言。专家认为，在新世纪中，VHDL与Verilog语言将承担起几乎全部的数字系统设计任务。 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 VHDL介绍 结构体 （ARCHITECTURE） 进程 或其它并行结构 实体（ENTITY） 配置（CONFIGURATION） 库、程序包 设 计 实 体 库（LIBRARY）——存放预先设计好的程序包和数据的集合体。 程序包（PACKAGE）——将已定义的数据类型、元件调用说明及子程序收集在一起，供VHDL设计实体共享和调用，若干个包则形成库。 IEEE库包括：STD_LOGIC_1164 STD_LOGIC_ARITH——是SYNOPSYS公司加入IEEE库程序包，包括： STD_LOGIC_SIGNED（有符号数） STD_LOGIC_UNSIGNED（无符号数） 1、库、程序包 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 VHDL介绍 STD_LOGIC_SMALL_INT(小整型数) VHDL ’87版本使用IEEE STD 1076-1987 语法标准 VHDL ’93版本使用IEEE STD 1076-1993 语法标准 例：LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL 描述器件的输入、输出端口数据类型中将要用到的IEEE的标准库中的STD_LOGIC_1164程序包。 * 第十讲 组合逻辑电路的VHDL描述、竞争与冒险 VHDL介绍 格式： ENTITY 实体名 IS [类属参数说明] [端口说明] END 实体名； 规则：（1）类属参数说明必须放在端口说明之前，用于指定如矢量位数、延迟时间等参数。例如 GENERIC（m：TIME：=1 ns）；--说明m是一个值为1ns的时间参数 则程序语句：tmp1 =