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EDA技术及其应用 目 录 实验一 组合逻辑电路的设计（二选一多路选择器） 3 实验二 设计含异步清零和同步使能的加法计数器 5 实验三 8位数码扫描显示电路的设计 6 实验四 正弦信号发生器的设计 8 实验五 用原理图输入法设计8位全加器 10 实验六 8位十六进制频率计的设计 11 实验七 数控分频器的设计 12 实验八 直接数字式频率器（DDS）设计 13 实验九 步进电机细分驱动控制 15 实验一 组合逻辑电路的设计（二选一多路选择器） 一、实验目的和要求 1. 熟悉在QuartusⅡ软件平台上建立工作库文件和编辑设计文件的方法。 2. 熟悉创建工程文件方法。 3. 熟悉编译前设置和启动全程编译的设置方法。 4. 熟悉波形编辑器的使用方法 5. 熟悉在QuartusⅡ软件平台上对设计进行仿真的操作全过程 6. 学会用VHDL语言设计一个二选一多路选择器。 实践内容或原理 1.实践原理： 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端，其功能类似一个多掷开关。二选一多路选择器的接口描述如图1.1.1所示。图中有两路数据a、b输入，通过选择控制信号 s（地址码）从两路数据中选中某一路数据送至输出端y。 图1.1.1 二选一多路选择器的接口描述 二选一多路选择器的真值表如表1.1.1所示。 表1.1.1 二选一多路选择器逻辑功能表 a b s y 0 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 1 从表1.1.1中可知通道控制信号s＝0时，选择输入信号a通道的数据送到输出端y。通道控制信号s＝1时，选择输入信号b通道的数据送到输出端y。 2.实践内容： (1) 建立一个二输入与门的文件夹。 (2) 在定义好的VHDL模型中编写自己的VHDL语句完成二输入与门的描述，并保存。 (3) 创建工程，使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。 (4) 设计完成后进行全程编译，检查源程序编写是否正确。 (5) 建立波形编辑器文件编辑输入波形。 (6) 启动仿真器进行仿真，并分析仿真结果 三、需用的仪器、试剂或材料等 1．GW48系列SOPC/EDA实验开发系统 2．配套计算机及Quartus II 软件 四、实践步骤或环节 1．完成2选1多路选择器的VHDL描述，并对其进行波形仿真，确定结果正确。 2．选择实验电路模式5对该设计进行硬件验证。 在实验电路结构中，用键1（PIO0，引脚号为1）控制通道选择信号s；a和b分别接clock0（引脚号为28）和clock5（引脚号为152）；输出信号y接扬声器speaker（引脚号为174）。通过短路帽选择clock0接256Hz信号，clock5接1024Hz信号。 3. 查阅系统引脚对照表，完成引脚锁定。 4. 重新编译成功后，完成器件的下载配置。 5. 在实验装置上验证结果，检查是否能完成所设计的电路功能。即通过选择键1，可使扬声器输出不同音调。注意输出频率应该音频范围内。 实践教学报告要求 1. 写出该实验工程及工程设计文件的建立过程。 2. 用VHDL语言写出二选一数据选择器的源程序。 3. 对二选一数据选择器的逻辑功能进行仿真并分析仿真结果。 实验二 设计含异步清零和同步使能的加法计数器 一、实验目的和要求 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、实践内容或原理 在Quartus II 上对源程序进行编辑、编译、综合、适配、仿真。说明源程序各语句的作用，详细描述其功能特点，给出其所有信号的时序仿真波形。RST为异步清零信号，高电平有效；CLK是锁存信号；EN为计数使能信号。当时钟信号CLK、复位信号RST或时钟使能信号EN中任一信号发生变化，都将启动进程语句PROCESS。此时如果RST为‘1’，将对计数器清零，即复位，这项操作是独立于CLK的，因而称异步。 三、需用的仪器、试剂或材料等 1．GW48系列SOPC/EDA实验开发系统 2．配套计算机及Quartus II 软件 四、 实践步骤或环节 1. 完成含异步清零和同步使能的加法计数器的VHDL描述，并对其进行波形仿真，确定结果正确。 2. 建议选择实验电路模式5对该设计进行硬件验证。 实践教学报告要求 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。 实验三 8位数码扫描显示电路的