第2章运算方法和运算器(精编).pptVIP

第二章 运算方法和运算器(2) 第二章 运算方法和运算器(2) 2．3 定点加法、减法运算 2．3．1 补码加法 补码加法公式：[X]补+[Y]补=[X+Y]补 （mod 2） 补码加法的特点： 符号位要作为数的一部分一起参加运算。 要在模2的意义下相加，即超过2的进位要丢掉。 2．2．2 补码减法 数用补码表示时，减法运算的公式为： [X－Y]补 = [X]补-[Y]补＝ [X]补+[-Y]补 （mod 2） 从[Y]补求[-Y]补的法则：对[Y]补包括符号位“求反且最末位加1”。 2．3．3 溢出概念与检测方法 在定点小数机器中，数的表示范围为|x|1。在运算过程中如出现大于1的现象，称为“溢出”。 在定点机中，正常情况下溢出是不允许的。 两个正数相加，结果大于机器所能表示的最大正数，称为上溢。 如+0.1011和+0.1001相加得：1.0100 两个负数相加，结果小于机器所能表示的最小负数，称为下溢。 如-0.1101和-0.1011相加得：0.1000 判断“溢出”是否发生，可采用两种检测方法。 双符号位法 又称为“变形补码”或“模4补码”。 可使模2补码所能表示的数的范围扩大一倍。 数的变形补码定义为： 或用同余式表示为 [x]补＝4+x (mod 4) 下式也同样成立： [x]补+[y]补＝[x+y]补 (mod 4) 为了得到两数变形补码之和等于两数和的变形补码，同样必须： (1)两个符号位都看做数码一样参加运算。 (2)两数进行以4为模的加法，即最高符号位上产生的进位要丢掉。 采用变形补码后： 任何小于 1的正数，两个符号位都是“0”，即00.x1x2…xn 任何大于-1的负数，两个符号位都是“1”，即11.x1x2…xn 如果两个数相加后，其结果的符号位出现“01”或“10”两种组合时，表示发生溢出。 这是因为两个绝对值小于1的数相加，其结果不会大于或等于2，所以最高符号位永远表示结果的正确符号。 由此，我们可以得出如下结论： (1)当以模4补码运算，运算结果的二符号位相异时，表示溢出；相同时，表示未溢出。 故溢出逻辑表达式为：V＝Sf1?Sf2，其中Sf1和Sf2分别为最高符号位和第二符号位。 此逻辑表达式可用异或门实现。 (2)模4补码相加的结果，不论溢出与否，最高符号位始终指示正确的符号。 单符号位法。 由于溢出逻辑表达式为V＝Cf ?C0，其中Cf为符号位产生的进位，C0为最高有效位产生的进位。 此逻辑表达式也可用异或门实现。 在定点机中，当运算结果发生溢出时，机器通过逻辑辑电路自动检查出这种溢出，并进行中断处理。 2．3．4 基本的二进制加法／减法器 图 (a)示出了补码运算的二进制加法／减法器逻辑结构图。 由图看到，n个1位的全加器(FA)可级联成一个n位的行波进位加减器。 M为方式控制输入线： 当M＝0时，做加法(A+B)运算； 当M＝1时，做减法(A-B)运算 在M＝1时，做减法(A-B)运算情况下，A-B运算转化成[A]补+[-B]补运算，求补过程由B+1来实现。 因此，图中最右边的全加器的起始进位输入端被连接到功能方式线M上，做减法时M＝1，相当于在加法器的最低位上加1。 另外，图中左边还表示出单符号位法的溢出检测逻辑：当Cn=Cn-1时，运算无溢出；而当Cn≠Cn-1时，运算有溢出，经异或门产生溢出信号。 两个二进制数字Ai，Bi和一个进位输入Ci相加，产生一个和输出Si，以及一个进位输出Ci+1。下表中列出一位全加器进行加法运算的输入输出真值表。 根据表中所示的真值表，三个输入端和两个输出端可按如下逻辑方程进行联系： Si＝Ai ? Bi ? Ci Ci+1＝AiBi+BiCi+CiAi 按此表达式组成的一位全加器示于图 (b)。 Si的时间延迟为6T(每级异或门延迟3T)， Ci+1的时间延迟为5T，其中T被定义为相应于单级逻辑电路的单位门延迟。 T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。在多级开关电路的时间延迟可以用“与非”门的级数或者T的数目来度量。 例如计算一个n位的行波进位加法器的时间延迟。 假如采用图 (b)所示的一位全加器并考虑溢出检测，那么n位行波进位加法器的延迟时间ta为： ta＝n·2T+9T＝(2n+9)T 其中： 9T为最低位上的两级“异或”门再加上溢出“异或”门的总时间 2T为每级进位链的延迟时间。 当不考虑溢出检测时，有： ta＝(n-1)2T+9T ta意味着加法器的输入端输入加数和被加数后，在最坏情况下加法器输出端得到稳定的求和输出所需的最长时间。显然这个时间越小越好。 注意：加数、被加数、进位与和数都是用电平来表示的，因此，所谓稳定的求和输出，就是指稳定的电平输出。 2．3．