第4章常用组合逻辑功能器件(精编).ppt

4 常用组合逻辑功能器件 4.1 编码器 4.4.1 4.1.2 集成电路编码器 优先编码器CD4532的示意框图、引脚图 优先编码器CD4532的逻辑功能表 3. 优先编码器CD4532的应用 4.2 译码器 4.4.2 4.2 译码器 4.2.2 集成电路译码器 表4.2.2 74138集成译码器功表能 例4.2.1 4.3 数据选择器 4.4.3 4.3.1 集成电路数据选择器74LS151 4.3.2 数据选择器74LS151的应用 =1 A B S C ? CO S C A B C=AB 半加器逻辑图 半加器逻辑符号 真值表 A B S 0 0 0 0 1 1 1 0 1 1 C 0 0 1 0 0 1 1.半加器 不考虑低位的进位，将两个1位二进制数相加，称为“半加”，实现半加操作的电路叫做半加器。 4.5 加法器 4.4.5 S=AB+AB=A+B 被加数、加数以及低位的进位三者相加称 为“全加”，实现全加操作的电路叫做 全加器。 Ai Bi Ci-1 Si 0 0 0 0 0 0 0 1 1 0 1 1 1 0 0 0 1 1 1 1 0 1 0 0 1 0 1 1 1 0 1 1 真值表 Ci 0 1 1 1 1 0 0 0 Si=AiBiCi-1+ AiBiCi-1 +AiBiCi-1 +AiBiCi-1 =(AiBi +AiBi)Ci-1 +(AiBi+AiBi)Ci-1 2. 全加器 =（Ai+Bi）Ci-1+ Ai+Bi Ci-1 = Ai+Bi + Ci-1 Ai Bi Ci-1 Si 0 0 0 0 0 0 0 1 1 0 1 1 1 0 0 0 1 1 1 1 0 1 0 0 1 0 1 1 1 0 1 1 真值表 Ci 0 1 1 1 1 0 0 0 Ci=AiBiCi-1+ AiBiCi-1 +AiBiCi-1 +AiBiCi-1 = Ai Bi +（Ai+Bi）Ci-1 ? CO Ci Ai Bi CI Si Ci-1 全加器逻辑符号 Ai Bi Ci-1 Ci Si 1 =1 =1 experiment 例：试用一位全加器构成一个三位二进制数相加的串行进位加法器电路 Ci S i Ai Bi Ci-1 ? Ci S i Ai Bi Ci-1 ? Ci S i Ai Bi Ci-1 ? S0 S2 C2 A2 B2 A1 B1 A0 B0 A2A1A0 + B2B1B0 S1 C2 S2 S1 S0 特点：进位信号由低位向高位逐级传递的(串行进位)，速度不高。 其它组件： SN74LS283---四位超前进位全加器. 4.6 组合可编程逻辑器件（自学） 4.5 一、PLD分类 (a)PROM (b)PLA (c)PAL 与阵列 固定 A B L1 L0 或阵列 可编程 与阵列 可编程 A B L1 L0 或阵列 可编程 与阵列 可编程 A B L1 L0 或阵列 固定 二、各类PLD应用 (a)PROM (b)PLA (c)PAL A B L1 L0 A B L1 L0 A B L1 L0 A B L1 L0 A B L1 L0 芯片利用率不高 缺少高质量支撑软件、工具 编程后无法修改 4.7 数值比较器 4.4.4 （自学） 一、一位数值比较器 功能表 逻辑表达式 逻辑图 二、四位集成电路比较器74LS85 A3 B2 A2 A1 B1 A0 B0 B3 B3 (AB)L (A=B)L (AB)L AB A=B AB GND A0 B0 B1 A1 A2 B2 A3 UCC 低位进位 向高位位进位 (AB)L (A=B)L (AB)L AB A=B AB 4位数值比较器（74LS85） 低 高 串联扩展 TTL电路：最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 三、比较器的级联举例 作业(五版)： 4.4.5 4.4.6 4.4.21 * * * * 第四章 常用组合逻辑功能器件 4.1 编码器 4.3 数据选择器 4.2 译码器 4.4 用中规模集成电路（MSI）进行 组合逻辑电路的设计 4.5加法器 4.6 组合可编程逻辑器件 主要内容及基本要求 1.掌握编码器、译码器的功能及其应用 2.掌握数据选择器、加法器的功能及其