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第九讲 状态机的设计 教学课时：2学时 教学内容： 1、状态机概述 2、状态机的结构 3、状态机的设计方法举例 1、状态机概述 ? 数字系统一般可分为控制单元和数据通道,数据通道通常由组合逻辑电路构成,而控制单元通常由时序逻辑电路构成. ??? 数字电路按逻辑功能的不同，可分成组合逻辑电路和时序逻辑电路两大类。 组合电路是指现时刻输出只和现时刻输入有关的电路，也即它是无记忆功能的电路。 时序电路的特点： 任一时刻，输出不仅取决于该时刻的输入，而且还与电路原来的状态有关。因此，时序电路中必须包含具有记忆功能的存储电路。 有限状态机可以描述和实现大部分的时序电路。这里所谓的有限状态机实际上就是一种算法思想，它能够根据控制信号按照有序方式遍历预先定义的状态序列，它由一组状态、一个初始状态、输入和根据输入及现有状态转换为下一个状态的转换函数组成。 有限状态机根据输出信号与当前状态以及输入信号的关系来分,可以分为Moore型和Mealy型两种。 输出信号只和当前状态有关的状态机称为Moore型状态机; 输出信号不仅与当前与状态有关,而且也和输入信号有关的状态机称为Mealy型状态机 。 从结构上，有限状态机可分为：单进程状态机和多进程状态机。 从编码方式上，有限状态机可分为：顺序编码状态机、one-hot编码状态机和其他编码方式状态机。 2、一般状态机的结构 无论是何种类型的状态机，一般都是由组合逻辑进程和时序逻辑进程两部分构成。其结构如图所示。 其中，组合逻辑进程用于实现状态机的状态选择和信号输出。该进程根据当前状态信号current_state的值确定输出信号，同时确定下一个状态，即next_state的取值。 组合逻辑进程的VHDL代码 process(input,current_state) begin case current_state is when state0= if (input=...) then output=value; next_state=state1; else ... end if; when state1= if (input=...) then output=value; next_state=state2; else ... end if; ... end case; end process; 时序逻辑进程的VHDL代码 process(reset,clock) begin if reset=‘1’ then current_state=state0;--state0是系统的初始状态 elsif (clock’event and clock=‘1’) then current_state=next_state; end if; end process; 状态机的VHDL代码 process(input,current_state) begin case current_state is when state0= if (input=...) then output=value; next_state=state1; else ... end if; when state1= if (input=...) then output=value; next_state=state2; else ... end if; ... end case; end process; 如何定义状态机的状态 方法1： 在结构体的architecture和begin之间，定义一个新的数据类型，如下例： type state is (s0,s1,s2,s3,s4); signal current_state,next_state:state; (P239) 这是用户自定义的枚举类型，用文字符号s0～s4表示5个状态，这些状态可由3位二进制数进行编码。在VHDL综合过程中，将第1个元素编码为0，后面元素的编码依次加1。 如何定义状态机的状态 方法2： 在结构体的architecture和begin之间，用关键词constant逐一列出指定状态的二进制编码，如下例： (a) 用顺序编码进行定义 sigane current_stae,next_state:std_logic_vector(1 downto 0); constant state0:std_logic_vector(1 downto 0):=“00”; constant state1:std_logic_vector(1 downto 0):=“01”; constant state2:std_logic_vector(1 downto