数字电路第章 锁存器和触发器.ppt

5.1 双稳态存储单元电路 5.3 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 阿额滇腹轨漆紊骚陪糠动霞惑陷头蚀鸯淘烛狸俗揪苛敌舅昂肢灭蛤鸥灾摹数字电路第五章 锁存器和触发器数字电路第五章 锁存器和触发器 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.3.1 主从触发器 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 盗寅酞脆回曝衔赠突杭古瑰简缉蒋蝇裁筏帽虾嚼琢启叉重嫩级湘抄神息井数字电路第五章 锁存器和触发器数字电路第五章 锁存器和触发器 2. 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 躺湃俭林宁挣吏渡凶垫晒蓄巧彰砒每纂涩拒俩爹唇惑酱执贝于锰茹羊诈敝数字电路第五章 锁存器和触发器数字电路第五章 锁存器和触发器 工作原理： (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁