黄河科技学院DEA实验报告.doc

EDA数据采集电路和简易存储示波器设计 实验目的： 掌握LPM RAM模块VHDL元件定制、调用和使用方法；熟悉A/D和D/A与FPGA接口电路设计；了解HDL文本描述与原理图混合设计方法。 先用文本输入方式分别完成对元件ADCINT、元件CNT10B的VHDL的源程序设计，然后采用图形输入方式将元件ADCINT、元件CNT10B、元件RAM8B连接起来，绘制出符合要求的原理图，如图1所示。 二、实验内容及步骤： 本设计项目是利用FPGA直接控制0809对模拟信号进行采样，然后将转换好的8位二进制数据迅速存储到存储器中，在完成对模拟信号一个或数个周期的采样后，由外部电路系统(如单片机)将存储器中的采样数据读出处理。采样存储器可以有多种方式实现： 1、外部随机存储器RAM。其优点是存储量大，缺点是需要外接芯片，且常用的RAM读写速度较低；与FPGA间的连接线过长；特别是在存储数据时需要对地址进行加1操作，进一步影响数据写入速度。 2、FPGA内部EAB/ESB等。在Altera的大部分FPGA器件中都含有类似于EAB的模块。 3、由EAB等模块构成高速FIFO。FIFO比较适合于用作A/D采样数据高速存储。 基于以上讨论，A/D采样电路系统可以绘成图1所示的电路原理图。其中元件功能描述如下： 1. 元件ADCINT。见程序1，ADCINT是控制0809的采样状态机，其VHDL描述以及其输入输出信号的含义与试题26完全相同。 2. 元件CNT10B。见程序2，CNT10B中有一个用于RAM的9位地址计数器，此计数器的工作时钟CLK0由WE控制：当WE=’1’时，CLK0=LOCK0；LOCK0来自0809采样控制器的LOCK0（每一采样周期产生一个锁存脉冲），这时处于采样允许阶段，RAM的地址锁存时钟inclock=CLKOUT=LOCK0；每一个LOCK0的脉冲通过0809采到一个数据，同时将此数据锁入RAM（RAM8B模块）中。 当WE=’0’时，处于采样禁止阶段，此时允许读出RAM中的数据，此时CLKOUT=CLK0=CLK=采样状态机的工作时钟（一般取65536Hz），由于CLK的频率比较高，所以扫描RAM地址的速度就高，这时在RAM数据输出口Q[7..0]接上DAC0832，就能从示波器上看到刚才通过0809采入的波形数据。 3. 元件RAM8B。这是一个LPM_RAM，8位数据线，9位地址线。WREN是写使能，高电平有效。 (3) 实验内容1：设ADDA=‘1’；即模拟信号来自0809的IN1口（可用实验系统右下角的电位器产生被测模拟信号）完成此项设计，给出仿真波形及其分析，将设计结果在Cyclone中硬件实现，用QuartusII的在系统RAM/ROM数据编辑器了解采入RAM中的数据。 (4) 实验内容2：优化设计。仿真设计电路图1，检查此项设计得START信号是否有毛刺，如果有，改进ADCINT的设计（也可用其他方法），排除START的毛刺。 (5) 实验内容3：对电路图1完成设计和仿真后锁定引脚，进行硬件测试。参考实验8-2和7-1对0809和0832的引脚锁定：元件“ADCINT”引脚锁定参考试题26。WE用键1控制；为了实验方便，CLK接clock0，频率先选择64Hz（选择较慢的采样时钟），作状态机工作时钟。硬件实验中，建议选择电路模式No.5，打开+/-12V电源，首先使WE=’1’，即键1置高电平，允许采样，由于这时的程序中设置ADDA = 1，模拟信号来自AIN1，即可通过调协实验板上的电位器（此时的模拟信号是手动产生的），将转换好的数据采入RAM中；然后按键1，使WE=’0’，clock0的频率选择16384Hz（选择较高时钟），即能从示波器中看见被存于RAM中的数据（可以首先通过QuartusII的RAM在系统读写器观察已采入RAM中的数据）。 图1 ADC0809采样电路系统：RSV.bdf (6) 实验内容4：程序中设置ADDA = 0，模拟信号将由AIN0进入，即AIN0的输入信号来自外部信号源的模拟连续信号。外部模拟信号可来自实验箱，方法如下： 首先打开+/-12V电源，将GW48主系统板右侧的“JL11”跳线座短路“L_F”端；跳线座“JP18”的“INPUT”端与系统右下角的时钟64Hz相接；并用一插线将插座“JP17”的“OUTPUT”端与实验箱最左侧的“JL10”坐的“AIN0”端相接，这样就将64Hz待采样的模拟信号接入了0809的IN0端（注意，这时例8-2/12程序中设置ADDA = 0）。试调节“JP18”上方的电位器，使得主系统右侧的“WAVE OUT”端输出正常信号波形（用示波器监视，峰值