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专用集成电路实验报告
班 级：13050Z01
姓 名：潘恩高
学 号：1305024343
任课教师：辛洁
实验一 ?开发平台软件安装与认知实验
实验性质：验证性 实验级别：必做
开课单位：信息与通信工程学院通信工程系 学时：2学时
一、实验目的：
1、了解Xilinx ISE 9.2/Quartus II软件的功能。
2、掌握Xilinx ISE 9.2/Quartus II的VHDL输入方法。
3、掌握Xilinx ISE 9.2/Quartus II的原理图文件输入和元件库的调用方法。
4、掌握Xilinx ISE 9.2/Quartus II软件元件的生成方法和调用方法。
5、掌握Xilinx ISE 9.2/Quartus II编译、功能仿真和时序仿真。
6、掌握Xilinx ISE 9.2/Quartus II原理图设计、管脚分配、综合与实现、数据流下载方法。
7、了解所编电路器件资源的消耗情况。
二、实验器材：
计算机、Quartus II软件或xilinx ISE
三、实验内容：
1、 本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。
2、 用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。
四、实验源程序：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
-- Uncomment the following lines to use the declarations that are
-- provided for instantiating Xilinx primitive components.
--library UNISIM;
--use UNISIM.VComponents.all;
entity ls74138 is
Port ( g1 : in std_logic;
g2 : in std_logic;
inp : in std_logic_vector(2 downto 0);
y : out std_logic_vector(7 downto 0));
end ls74138;
architecture Behavioral of ls74138 is
begin
process(g1,g2,inp)
begin
if((g1 and g2)=1) then
case inp is
when 000=y
when 001=y
when 010=y
when 011=y
when 100=y
when 101=y
when 110=y
when 111=y
when others=y
end case;
else
y
end if;
end process;
end Behavioral;
五、实验结果与分析
图1
上图中，g1和g2为两个使能控制信号，inp为命令码输入信号，y为8位译码输出信号。，当g1与g2均为高电平时，译码器正常工作，译码如上。
生成元件如下：
图2
五、预习与思考：
思考：比较VHDL语言和原理图的设计方法，这两种设计各有哪些优缺点。
原理图设计法－优缺点：
优点：
1）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电路原理图，然后在QuartusⅡ平台完成设计电路的输入、仿真验证和综合，最后下载到目标芯片中。
2） 它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊接、电路加电测试等过程取消，提高了设计效率，降
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