EDA实验打印版1204451204解剖.doc

目录 基于FPGA的半整数分频器设计 2 一、系统设计任务及功能概述 2 二、系统设计方案 2 三、电路模块VHDL程序设计 2 四、仿真结果及原理图 3 （一）模8计数器波形仿真及其元件图 3 （二）分频比7.5的半整数分频器逻辑设计及仿真 4 四组数字智力抢答器的VHDL设计 4 一、系统设计任务及功能概述 5 二、系统设计方案 5 三、电路模块VHDL程序设计 6 (一)抢答鉴别器VHDL设计及波形仿真 6 (二)加减计分器VHDL设计及波形仿真 7 (三)犯规及倒计时VHDL设计及波形仿真 11 (四)译码器VHDL设计及波形仿真 14 四、四路抢答器电路总体设计结果 15 （一）四路抢答器总体设计与仿真 15 五、EDA（VHDL）课程设计总结 17 参考文献： 17 基于FPGA的半整数分频器设计 一、系统设计任务及功能概述 说明设计任务或功能描述 1.设计任务要求：设有一个15MHz(或7、9、11、13、15、17、19、21、23、25、27MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为7.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5、13.5），因此采用小数分频。 2.小数分频的基本原理是:采用脉冲吞吐计数器和锁相环技术,设计两个不同分频比的整数分频器,通过控制单位时间内两种分频比出现的不同